该延迟链需占用相当大的硬件面积及耗费相当多的能量，所述设计拓朴结构的缺点在深亚微米工艺技术中将抵销数字电路的高紧密度及低功率的优点。
[0079]如图6所示，在每次参考时钟fraf初始化启动时，延迟信号仅会通过各延迟级404a至404η —次。
[0080]图1显示根据第二实施例的具有环状延迟链504a至504f的延迟量化器500。图8显示内插拓朴结构以使其延迟时间短于门延迟时间。
[0081]为揭示图7及图8的特性，可参考以下的叙述。
[0082]环状延迟链504a至504f (图7)。为节省功率消耗及硬件面积，该长线型延迟链被调整以形成环状延迟链504a至504f。取代原本以相当长的延迟链以计数长延迟，本环状延迟链可大幅降低功率消耗及硬件面积。因此，可节省延迟级的数目，且可大幅节省功率消耗及硬件面积。该数字过程可计数边缘间的延迟。
[0083]内插延迟级600 (图8)。为实现高分辨率，使用内插延迟级600以使延迟时间短于门延迟时间。例如，在90纳米工艺下，数字门延迟时间约等于15皮秒(ps)。对要求高效能的锁相环电路而言，若该数字延迟缓冲器可以内插结构分成四个次级，该延迟时间可小于4皮秒以达到想要的分辨率。所述内插的次级的数量并不限制于四个，而可为任何合理的数目(例如 2、3、4、5、6、7、8…)。
[0084]码减法器514。该参考时钟及经分频的电压控制的振荡器频率信号启动其个别的锁存器512以记录其边缘的抵达。如图7所示，码减法器514针对此两码作减法运算以决定该两边缘间的延迟时间。该相减码R代表非完整环状的内插级延迟。
[0085]环计数器522。如图7所示，若该两边缘间的延迟时间长于M个延迟单元，使用环计数器522记录该两边缘间完整环520的数目。该完整环数目C代表共有4MxC个内插级延迟。
[0086]最终码加法器516。所述完整环520的数目及剩余部分环的数目以该最终码加法器516计算。
[0087]在图7的范例中，共有M个延迟单元(4M个内插级)。例如，参考时钟fraf启动锁存器512a锁存码A(8)，而在70个完整环延迟后，fD0]/N启动锁存器512b锁存码A(15)。该码减法器514计算相减码R为15-8 = 7。因此，该两边缘间的延迟时间为4MxC+R =(4Mx70+15-8)xAt = (280M+7)χ Δ t = (70Μ+7/4)χ Δ tcell= (70Μ+1+3/4)χ Λ t cell，其中Δ七。^为延迟单元的延迟时间，而Λ t为内插级延迟时间(在本范例中Λ t =Δ t cell/4)。
[0088]从上述范例可明显看出该相位延迟量化器500的拓朴结构的优点。
[0089](I)由于该内插结构，可通过延迟单元的部分延迟时间实现高分辨率。
[0090](a)无内插结构:若M等于16且Atrell为16皮秒，则系统可得知边缘间的差距为(16x70+1) xl6 皮秒=1121x16 皮秒=17.936 纳秒及(16x70+2) xl6 皮秒=1122x16 皮秒=17.952纳秒之间。分辨率为16皮秒。
[0091](b)有内插结构:若M等于16且At为4皮秒，则系统可得知边缘间的差距为(4x16x70+7) x4 皮秒=4487x4 皮秒=17.948 纳秒及(4x16x70+8) x4 皮秒=4488x4 皮秒=17.952纳秒之间。分辨率为4皮秒，较无内插结构设计的分辨率精准。
[0092](2)由于该相位延迟量化器500的环状结构、紧密尺寸及低功率，相位延迟量化器500可以延迟环实现。
[0093](a)在本实施例中，使用16个延迟单元取代在非环状结构中所需要的1122个延迟单元。若需要更大的锁定范围，链状结构需要数千甚至数万个延迟单元。然而，环状结构的延迟单元的数量为固定，不需增加。
[0094]其他实施例
[0095]在图5中假设KDe。和数字码的数值成正比(数字码越大则频率越高)。若KDe。和数字码的数值成反比(数字码越大则频率越低)，则以下任一手段皆可保持负反馈路径稳定:
(a)调换相位延迟量化器的两个输入信号(b)调换相位延迟量化器的减法器的两个输入信号(C)调整数字回路滤波器(d)调整数字控制振荡器解码器。
[0096]图6的内插延迟链及图7的环状内插延迟链分别可为下列任一(a)单端设计(b)差动设计(C)互补设计。
[0097]图7以概念式的图示表现逻辑过程。某些概念式的方块可以电路实现。(a)该缓冲器或放大器及该锁存器_r/锁存器_d可加以整合(具有锁存功能的缓冲器或放大器)
(b)该锁存器_"锁存器_(1和该减法器可加以整合(具有锁存功能的减法器)(c)该减法器和该加法器可加以整合(三输入端的加法器)(d)该加法器和该结果锁存器可加以整合(具有锁存功能的加法器)(e)该环计数器和该完整环级计数器可加以整合(f)该完整环级计数器和该加法器可加以整合(g)若该数字滤波器可接受温度计码，则可省略该温度计码至二进制码转换器。
[0098]该温度计码至二进制码转换器可置放于下列任一数字逻辑处理路径:(a)位于该缓冲器/放大器及该锁存器之间(b)位于该锁存器及该减法器之间(c)位于该减法器及该加法器之间(d)位于该加法器及该结果锁存器之间(e)位于该结果锁存器及该数字滤波器之间(f)位于该数字滤波器及该数字控制振荡器之间。
[0099]优点
[0100]1.对比于图1的传统模拟锁相环电路:以高阶数字回路滤波器接续于所提出的以数字实现的相位延迟量化器取代传统模拟电荷栗及相位频率检测器，并拥有许多优点，例如较紧密的尺寸、高整合度和敏锐的噪声衰减。其他优点如下所述。
[0101](a)内插延迟级具有高分辨率。和时间至数字转换器不同，本发明所提出的相位延迟量化器利用内插设计以达到高分辨率，并使锁相环电路的表现具有低相位噪声、低颤动及尚线性化等优点。
[0102](b)由于环状概念而得的具有大锁定范围和小尺寸及低功率的量化器。和时间至数字转换器不同，该相位延迟量化器中的该内插延迟链形成环状结构使所述环状级可重复利用。该环状结构可大幅降低延迟链的尺寸及功率消耗。此外，理论上该环状结构可提高无限的锁定范围。
[0103](C)低比较率的数字方块具有高操作频率、高性能及小尺寸且低功率的优点。和时间至数字转换器不同，本发明所提出的该相位延迟量化器并非过采样的设计。只有分频器的第一级执行于数字控制振荡器的输出频率，故可减缓数字方块对执行速度的需求。据此，数字方块(包含所提出的相位延迟量化器)对尺寸及功率消耗的需求也得以降低。该得以减缓需求的设计可使系统产生较低的非线性失真、较少的颤动现象以及较少的相位噪声以达到较高的效能。此外，该得以减缓需求的设计较传统基于时间至数字转换器的数字锁相环电路具有较高的潜能达到较高的操作频率。
[0104]本发明的技术内容及技术特点已揭示如上，然而本领域技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明实质的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示者，而应包括各种不背离本发明的替换及修饰，并为权利要求书范围所涵盖。
【主权项】
1.一种数字锁相环电路，包含: 参考时钟产生器，用以提供参考时钟信号； 数字滤波器，用以提供过滤的数字码； 数字控制振荡器，耦合至该数字滤波器以接收该过滤的数字码并提供输出信号； 分频器，耦合以接收该输出信号以提供分频信号；以及 相位延迟量化器，耦合至该分频器、该参考时钟产生器和该数字滤波器，并操作以量化在该参考时钟信号和该分频信号之间的相位延迟，及根据来自该分频器和该参考时钟产生器的信号以提供数字码至该数字滤波器，该相位延迟量化器由多个内插延迟级所组成，每个延迟级均有内插功能。2.根据权利要求1所述的电路，其中，数字滤波器为高频宽、高衰减量的数字滤波器。3.根据权利要求1所述的电路，其中该参考时钟产生器包含晶体振荡器。4.根据权利要求1所述的电路，其中该相位延迟量化器包含的所述多个内插延迟级为包含内插功能的延迟单元，并以环状结构排列，以最小化功率消耗及物理面积。5.根据权利要求1所述的电路，其中该相位延迟量化器包含的所述多个内插延迟级的延迟时间短于门延迟时间。6.根据权利要求5所述的电路，其中该相位延迟量化器包含码减法器以减去该参考时钟信号及该分频信号所产生的码，以量化所述信号边缘间的延迟时间。7.根据权利要求5所述的电路，其中该相位延迟量化器包含环计数器以记录执行在该数字锁相环电路内的缓冲级间的完整环的数目。8.一种锁相环的方法，包含: 提供参考时钟信号； 通过数字滤波器提供过滤的数字码； 接收该过滤的数字码并提供输出信号； 接收该输出信号并提供分频信号； 以过采样以外的手段，透过提供多个内插延迟级量化该参考时钟信号和该分频信号之间的相位延迟；以及 提供数字码至该数字滤波器，其中，每个内插延迟级均有内插功能。9.根据权利要求8所述的电路，其中，数字滤波器为高频宽、高衰减量的数字滤波器。10.根据权利要求8所述的方法，其中该参考时钟信号是由晶体振荡器所提供。11.根据权利要求8所述的方法，其中量化该参考时钟信号和该分频信号之间的相位延迟的步骤包括以相位延迟量化器量化该参考时钟信号和该分频信号之间的相位延迟，且该相位延迟量化器包含环状延迟结构，用以最小化功率消耗及物理面积。12.根据权利要求8所述的方法，其中该量化的步骤包含该多个内插延迟级用以使延迟时间小于门延迟。13.根据权利要求12所述的方法，其中该量化的步骤包含提供码减法器以减去该参考时钟信号及该分频信号所产生的码，用以量化所述信号边缘间的延迟时间。14.根据权利要求12所述的方法，其中该量化的步骤包含提供环计数器以记录执行于数字锁相环电路内的缓冲级间的完整环的数目。
【专利摘要】本发明提出了一种数字锁相环电路及其方法。本发明的实施例的锁相环电路以数字相位延迟量化器取代模拟锁相环电路内的模拟电荷泵和相位频率检测器。因此，该内置的滤波器也可为尺寸紧密、高阶、高频宽和高衰减量的数字滤波器。该数字锁相环电路利用深亚微米工艺技术以达到高速、高分辨率、尺寸紧密和低功率消耗的优点。
【IPC分类】H03L7/099
【公开号】CN105119598
【申请号】CN201510522469
【发明人】吴宜璋
【申请人】联发科技股份有限公司
【公开日】2015年12月2日
【申请日】2009年9月25日
【公告号】CN101888243A, CN101888243B, US8102195, US8373467, US20100289541, US20120081159