第二调谐字通过下式确定
第一序列长度通过下式确定
;以及 第二序列长度通过下式确定
其中，f是时钟频率，b是相位寄存器长度，V是量化频率，m和η是整数，△是合成器 调谐步长，以及2αλΔ )，其中get/是最大公约数。
[0027] 在一优选实施例中，DDS对于第一序列长度在第一调谐字与第二调谐字之间改变， 以及随后DDS对于第二序列长度保持在第二调谐字。
[0028] 本发明的其他实施例和优点在以下描述中部分地提出，以及部分地可通过本描述 是显然的，或者可从对本发明的实施中了解。
【附图说明】
[0029] 仅作为举例并且参照附图更详细描述本发明，附图包括： 图1示出现有技术合成器。
[0030] 图2是示出现有技术合成器的调谐范围中漏洞的示意图。
[0031] 图3示出本发明的合成器的一实施例。
[0032] 图4示出通过本发明的合成器填充调谐漏洞的示意图。
[0033] 图5示出使用本发明的合成器的调谐方案。
[0034] 图6示出使用本发明的合成器的调谐的示例。
[0035] 图7示出使用本发明的合成器的备选调谐的示例。
[0036] 图8示出切换过程的一实施例的示意图。
[0037] 图9示出合成器输出频率为14500 MHz的14-15 GHz范围中的标称梳线。
[0038] 图10示出其中梳发生器驱动信号和IF变量两者的本发明的另一实施例。
【具体实施方式】
[0039] 正如本文所体现并且广义描述，本文的公开提供本发明的详细实施例。但是，所公 开实施例只是本发明的示范，本发明可按照各种和备选形式来实施。因此，不是意在特定结 构和功能细节应当受到限制，而是意在它们提供权利要求的基础并且作为教授本领域的技 术人员以各种方式采用本发明的代表性基础。
[0040] 能够通过本发明的实施例得到解决的本领域的一个问题是克服合成器的调谐范 围之内的频率漏洞。意外地发现，驱动梳发生器的可变频率DDS提供能够顺利通过频率漏 洞的可变频率梳线。此外，固定中频（IF)能够选择为时钟或另一参考频率。时钟也能够用 作对锁相环（PLL)的参考信号。另外，DDS频率能够切换成在合成器的输出处产生整数频 率倍数，常常称作合成器的步长。
[0041] 这里所述的新类型的合成器能够按照那些术语描述为相干的（定义：属于、相关 或者具有能够呈现干涉的、带相似方向、幅度和相位的波）以及直接/间接类型混合。直接 部分由采取直接数字合成器（DDS)形式实现的微调合成器（FTS)组成，其允许合成频率的 频率和相位的准确数字控制。间接部分包括其他元件，其中包括允许合成频率结合FTS保 持相干性的锁相环（PLL)。该频率与参考频率（相同或不同的参考）之间的差在PLL中进 行比较。误差信号被生成并且用来调谐振荡器以校正误差。以及因此，该环被锁定，并且这 时与这些参考是相干的。
[0042] 图1示出现有技术微波合成器示意图。与图1的合成器相似的合成器进行操作， 其中具有某个缺点。例如，这类合成器仅能够调谐到该频率范围的小子集（大约36%)。该 限制通过DDS和PLL引起。DDS调谐范围因生成乱真信号（例如谐波）和混叠（其将高频 调谐范围限制到小于时钟频率的40%)的数字合成技术而受到限制。如果DDS的谐波是一 个问题，则调谐范围进一步限制到小于一个倍频程（否则，较低频率的谐波位于用来去除 时钟、混叠信号等的任何滤波器的通带之内）。在DDS的输出处的变压器将低频侧的输出频 率进一步限制到几百kHz。
[0043] 与图1的现有技术合成器相似的合成器通常设计成操作几 GHz范围。通常，时钟 105设置成固定频率（例如125 MHz)。时钟的固定频率用来调谐DDS 110,以及固定梳发生 器115的频率。DDS是用来从参考时钟来创建波形的频率合成器。在图1所示的示例中， DDS输出可变参考频率（REF)，例如在40 MHz。频率梳发生器115设置成作为时钟105频率 与梳线之间的差的频率。来自固定频率梳发生器115的信号连同来自YIG振荡器125的信 号一起进入混频器120。混频器120输出可变IF。
[0044] 耦合到频率调制（FM)线圈135的锁相环（PLL) 130接收来自DDS 110的可变REF 以及来自混频器140的可变IF。PLL 130向锁相YIG振荡器125输出信号。YIG振荡器是 直接信号源，其能够提供超过10 GHz的多倍频程调谐带宽。对YIG振荡器进行锁相降低相 位噪声，并且增加输出频率的精度。YIG振荡器125的输出通常在8与14 GHz之间（使用 例如此处提供的数值，大约8. 04 GHz)。来自YIG振荡器125的输出信号经由定向耦合器输 入到混频器120中，并且是合成器100的输出。
[0045] 合成器100的PLL受到低频约束（PLL在零频率不工作）以及PLL IF路径中的增 益级之间的隔直流（DC)电容器限制。图2示出合成器100的调谐范围的示意表示。合成器 100的DDS具有20至42. 5 MHz的调谐范围。合成器100能够在8-14 GHz的范围锁定到从 125 MHz (时钟105)梳线偏移的这个范围。合成器100的最大连续调谐范围为25 MHz，其 具有40 MHz的漏洞（64彡N彡112)。合成器100的缺点是靠近预期信号，乱真信号在DDS 频率处于时钟频率的特定有理分数（例如1/3、1/4、1/5、2/7、1/6、2/9和3/10)时会存在。
[0046] 图3示出本发明的合成器300的一实施例。在合成器300中，时钟305固定成输 出固定REF (例如500 MHz)。但是，在其他实施例中，时钟305能够输出可变REF。优选地， REF设置成YIG振荡器325的输出与梳线之间的差。该REF输出到DDS 310以及PLL 330 两者。来自DDS 330的输出信号由可变频率梳发生器315来接收。由可变频率梳发生器 315所输出的可变频率梳由混频器320接收，并且与来自YIG振荡器325的信号相结合。混 频器320输出IF，其由PLL 330接收。IF能够是固定或可变的。耦合到FM线圈335的PLL 330创建对YIG振荡器325进行锁相的信号。来自YIG振荡器325的输出信号经由定向耦 合器输入到混频器320中，并且是合成器300的输出。虽然示出YIG振荡器，但是能够实现 另一个振荡器，例如电压控制振荡器（VCO)。在YIG振荡器的实例中，来自PLL的纠错信号 是电流，而在VCO振荡器的情况中，来自PLL的纠错信号是电压。如果两个参考频率是可用 的，则时钟305和PLL 330可具有不同参考。第二DDS可能用来从合成器参考频率中得出 PLL参考频率。
[0047] 可变频率梳发生器315的可变性使调谐漏洞消失。图4示出消失的漏洞的图形表 示。例如，当x64梳线连续地移动到x65梳线时，x64与x65梳线之间的所有调谐漏洞都被 填充。在x64的梳线必须仅在大约2 MHz (125 MHz/64)的频率进行调谐。在频带的高端， xlll梳调谐成xll2,以及调谐范围为大约I MHz(125 MHz/112)。对梳线进行调谐暗示梳发 生器315由DDS 310 (其提供调谐）来驱动。如果对梳线进行调谐，则IF能够变成固定在 任意频率（其能够便利地选择为与时钟频率或者另一个参考频率是相同的）。为了改进的 乱真响应，如图3所示，PLL 330的参考优选地不是对DDS 310计时的相同时钟305。
[0048] 由于DDS谐波、混叠和时钟渗漏，对时钟的大约1/6 (16. 67%)的范围将DDS 310调 谐成时钟的大约2/5 (40%)(即，时钟频率的大约23. 33%的调谐范围）是安全的。标称地调 谐成靠近时钟频率的1/3或2/3的DDS 310提供最简单滤波要求。如果DDS的频率选择为 时钟频率的倍数（例如l+k/3)，则能够保持简单滤波器。
[0049] 从合成器300所预期的最低频率、最大容许DDS调谐范围和驱动梳发生器的标称 频率（SP，梳线间距）之间的关系是：
将上式用于例如8 GHz的最小合成器频率和27. 6 MHz的最大DDS调谐范围（即，125 MHz时钟频率的大约22%)，标称梳间距为468. 75 MHz。图5示出这种调谐的细节。如图4所 示，合成器利用15个可变频率梳线来覆盖8-14 GHz频带，与固定梳线的原始125 MHz的原 始48个梳线相反。标称梳线对应于调谐线的△ DDS=0。图4中，最大增量FTS是DDS的极限。 例如，通过2000 MHz的Fma