H驱动为高，且第二 PFET 930的栅极用电压VL驱动为低。这使得第一 PFET 925截止且第二 PFET 930导通(假定VH-VL足以导通第二 PFET 930)。这使得第二 PFET 930将节点945处的电压拉升到约VH。
[0056]在输入时钟信号处于低状态时，第一 PFET 925的栅极用电压VL驱动为低，且第二PFET 930的栅极用电压VH驱动为高。这使得第一 PFET 925导通且第二 PFET 930截止。结果，第一 PFET 925将第一 PFET 925的漏极处的电压拉升到约VH。这一电压耦合到第二NFET 940的栅极，这导通第二 NFET 940。这使得第二 NFET 940将节点945处的电压拉低到约接地。
[0057]因而，转换器910的输出处的经转换时钟信号具有约全电压摆幅(在VH与接地之间)。附加反相器可被添加到转换器910的输出以将经转换时钟信号反相。附加反相器可以在VH与接地之间被供电。将明白，图9中所示的电路仅是示例性的，且转换器可以使用其他电路设计来实现。
[0058]低电压VL可由低压差(LDO)调节器来提供。图10示出了包括放大器1010和FET1020(例如，PFET)的LDO的示例。参考电压Vref和节点1025处的电压被输入到放大器1lO0使用负反馈，放大器1010在使Vref与节点1025处的电压之差最小化的方向上驱动FET 1020的栅极，并且从而将节点1025处的电压调节到约Vref。Vref可被设置成提供期望的低电压VL(例如，使用带隙参考)以在阈下区域中操作逻辑。尽管LDO可适用于提供稳定VL，但LDO可能是低效的。这是因为至该逻辑的负载1030的电流必须通过FET 1020。这造成跨耗散功率的FET 1020的IR下降，并且因此浪费能量。
[0059]因此，在一些实施例中，低电压VL由开关电容器DC-DC转换器来提供。图11示出了根据本公开的一实施例的DC-DC转换器1105。转换器1105包括第一开关1110、第二开关1120、第三开关1125、第四开关1130以及电容器C。电容器C可包括来自时钟树的电容。例如，电容器C可包括时钟树中的一个或多个电容器。这允许用于在时钟树中传播时钟信号的电荷被倾入低功率电源来在VL处操作逻辑，从而提供改进的功率效率。
[0060]在图11中，相位Φ I可对应于时钟信号的高状态且相位Φ2可对应于时钟信号的低状态。在相位Φ 1，第一和第四开关1110和1130闭合且第二和第三开关1120和1125断开。结果，电容器C耦合到VH，且电容器C的顶端被充电到VH。跨电容器C的电压被充电到约VH-VL。
[0061 ] 在相位Φ 2，第一和第四开关1110和1130断开且第二和第三开关1120和1125闭合。结果，电容器C耦合在低功率电源与接地之间。假定VH-VL>VL，这使得来自电容器C的电荷被倾入低功率电源的存储电容器CS。该电荷向在VL处操作的逻辑的负载1140提供能量。负载1140可包括数据路径中的逻辑的负载(例如，缓冲器)和/或在VL处操作的触发器中的逻辑的负载(例如，反相器)。
[0062]因而，DC-DC转换器1105中的电容器C的顶端处的电压在约VH与VL之间切换。这允许电容器C包括来自时钟树的电容器，因为时钟树中的电容器也在VH与VL之间切换以操作高电压时钟信号210。因而，用来在时钟树中传播时钟的电荷可被重用来对低电压电源充电。时钟树中的电容器可包括时钟树的每一反相器的输出节点的电容，其中每一反相器被用作缓冲器。每一反相器可以在VH与VL之间对相应输出节点充电和放电以传播时钟信号。在输出节点被放电到VL时，电荷可被倾入低功率电源。
[0063]在一些实施例中，来自时钟树的电容可有效地与电容器C并联。对于时钟的真信号，时钟树中的PFET驱动器可以像相位Φ I上的开关1110那样动作，并且在相位Φ2，时钟树中的NFET驱动器可以像开关1120那样动作。对于时钟的假信号，开关可有效地在相反的相位上操作。时钟树的电容可以共享与电容器C相同的顶部连接，但时钟树电容的底极板可分布在VL、接地以及其他信号之间。
[0064]在以上示例中，时钟树中的每一反相器可以使用PFET和NFET来实现(其示例在图13中示出)，其中每一反相器导通相应PFET来对相应时钟树电容充电并导通相应NFET来对相应时钟树电容放电。在以上示例中讨论的PFET驱动器中的一些或全部可对应于反相器的PFET，且在以上示例中讨论的NFET驱动器中的一些或全部可对应于反相器的NFET。因而，反相器的PFET可充当对相应电容充电(例如，到VH)的开关，且反相器的NFET可充当对相应电容放电(例如，到VL)的开关。
[0065]电容器C的电容可被调整，使得每时钟周期放电到低功率电源的存储电容器CS的电荷量大约补充负载1140每时钟周期所消耗的电荷量。为此，电容器C可包括与来自时钟树的电容器并联耦合的可变电容器(未示出)。该可变电容器的电容可被调整，使得每时钟周期放电到低功率电源的存储电容器CS的电荷量大约补充负载1140每时钟周期所消耗的电荷量以维持期望的低电压。如果时钟树的电容不能向低功率电源提供足够电荷，则一个或多个附加电容器可被添加到电容器C。将明白，图11中所示的DC-DC转换器仅是示例性的，且DC-DC转换器可以使用其他配置来实现。
[0066]与在阈值电压之上操作相比，在阈下电压处操作数据路径/逻辑节省大量功率。然而，如上所讨论的，时钟是不可靠的。本公开的各实施例使用高电压时钟连同如上所讨论的解决定时问题的阈下数据路径/逻辑。然而，在高电压处运行时钟消耗更多功率。高电压时钟所消耗的附加功率中的一些如图11所解说且在上文讨论地被恢复并被用来向数据路径/逻辑提供阈下电压。结果是功率非常高效的解决方案，而没有以上讨论的定时问题。
[0067]功耗可通过减小低功率电源电压VL来降低。然而，如果VL被减小过多，则该系统停止正确地工作。例如，为使触发器正确地锁存数据信号的逻辑值，数据信号需要在被触发器用来准入(clock in)数据信号的时钟沿(称为设立时间)之前稳定达一时间段。然而，在VL减小时，对应数据路径中的传播延迟增加。这是因为在VL减小时数据路径中的逻辑(例如，缓冲器)的速度减缓。最终，传播延迟增加到数据信号不能在触发器处及时安定到稳定值以满足设立时间条件的程度。结果，设立违反发生，且触发器可进入亚稳状态。因此，功耗可通过将低功率电源电压VL降至该系统正确起作用所需的最小电压(最低工作电压)而被最小化。
[0068]图12示出了根据一个实施例的用于将低功率电源电压VL调谐到接近或处于系统所需的最小电压的电压以防止给定时钟频率处的设立违反的调谐电路1205。调谐电路1205包括第一测试单元1208-1。测试单元1208-1包括正常触发器1210、测试触发器1220、以及异或(XOR)门1250。正常触发器1210是被用来锁存系统中的数据信号并将经锁存的数据输出给系统中的计算逻辑的触发器。测试触发器1220(阴影触发器)可被用来近似正常触发器1210所需的最小VL以防止设立违反，如下文进一步讨论的。测试触发器1220和正常触发器1210可以使用相同电路来实现，使得测试触发器1220模仿正常触发器1210。
[0069]测试触发器1220和正常触发器1210耦合到同一数据路径1235的末端。结果，测试触发器1220和正常触发器1210处的数据信号的定时大致相同。测试触发器1220和正常触发器1210的时钟输入耦合到沿时钟路径1225的不同点，其中与测试触发器1220相比，时钟路径1225上的时钟信号在到达正常触发器1210之前必须传播通过延迟元件1227。结果，测试触发器1220接收到由正常触发器1210接收到的时钟信号的更早版本。时钟信号的更早版本提前约等于延迟元件1227的时间延迟的量。
[0070]正常触发器1210的输出親合至异或门1250的第一输入，而测试触发器1220的输出耦合至异或门1250的第二输入。正常触发器1210的输出还耦合到计算逻辑。在正常触发器1210和测试触发器1220的输出相匹配时，异或门1250输出逻辑O。这可指示触发器1210和1220两者正确工作。在正常触发器1210和测试触发器1220的输出不相匹配时，异或门1250输出逻辑O。这可指示在测试触发器1220处已发生设立违反，如下文进一步讨论的。
[0071]为了确定正常触发器1210正确工作的最小VL，在VL降低时，异或门1250的输出可被监视。最初，异或门1250的输出可以是逻辑0，从而指示触发器1210和1220两者正确工作。在VL降低时，数据路径1235的传播延迟增加。在某个时刻