的变化量。例如，假设偏差主要原因仅为nMOS晶体管和pMOS晶体管的阔 值电压，则式（1)和式(2)的一次近似成立。
[0080] Afn = kn,nAVthn+kn,pAVthp (1)
[0081] Afp = kp,nAVthn+kp,pAVthp (2)
[0082] 其中，A fn和Δ fp是对nMOS晶体管敏感的结构和对pMOS晶体管敏感的结构中的频 率的测定值和预测值之差。kn,η和kn,p是nMOS晶体管和pMOS晶体管的、对nMOS晶体管敏感的 结构的频率的灵敏度。kp,η和kp,p是对pMOS晶体管敏感的结构中的频率的灵敏度。Δ Vthn和Δ Vthp分别是nMOS晶体管和pMOS晶体管的阔值电压的变化量。灵敏度能够通过模拟求出，阔值 电压的变化量A Vthn、Δ Vthp能够通过测定出的频率的变化量推测出。
[0083] 2.2忍片内偏差
[0084] 为了评估忍片内偏差，W往是在忍片上安装多个相同的电路种类，根据各例的特 性统计性地评估偏差。根据本实施方式的延迟监测电路100,通过使某段的延迟电路的延迟 特性与其它段不同，就能够测定出该段的延迟。运样，通过将某个特定段设成与其它电路不 同的结构，就能够W -个电路来评估忍片内偏差。
[0085] 首先，将某个特定段(对象段）W外的所有段的延迟设成与标准反相器（图4(a)所 示的结构)相同，将特定段的延迟设成更大的值。因此，将特定段(对象段）W外的所有段的 结构设成标准反相器（图4(a))的结构，将特定段的结构设成图4(b)或者图4(c)所示的结 构。然后，一面依次改变(扫描)特定段，一面测定延迟监测电路100的输出信号的振荡频率， 由此，就能够评估nMOS晶体管或者pMOS晶体管的偏差。通过将对象段的延迟电路10设置成 对nMOS晶体管敏感或者对pMOS晶体管敏感，从而分别独立地评估nMOS晶体管和pMOFET的偏 差。
[0086] 然后，作为一个例子而言，说明nMOS晶体管的偏差推测。运种情况下，某个特定段 的反相器构成为图4(b)所示的电路结构，其W外的段的反相器构成为图4(a)所示的标准反 相器的电路结构。此时，被测定的频率fn,i能够使用通道晶体管9W及其上连接有栅极的 nMOS晶体管5a各自的阔值电压的灵敏度系数等，W下式来表示。
[0087] fn,l = fn,10+kn,l Δ Vthn,l+kn,2 Δ Vthn,2+曰（3)
[0088] 其中，fn,i日是无偏差时的模拟时的预测值，α是特定段W外的所有段的变化量的总 和。
[0089] 在段数充分多的情况下，各段的随机偏差平均化，就能够将α假设成固定。kn,i和 kn,2是与各nMOS晶体管9、5a的阔值电压的变动相对的频率的灵敏度。A Vthn，谢Δ Vthn,2表示 nMOS晶体管9，5a的阔值电压的偏差量。
[0090] 针对各反相器段能得到式(3)，由此，获得N段的测定值。因此，通过假设kn,l = kn,2， 且AVthn,谢AVthn,2的离散相等来进行统计意义上的处理，就能够获得nMOS晶体管的阔值 Vthn的偏差0。
[0091] 〇Afn = kn〇Vthn (4)
[0092] pMOS晶体管的阔值电压的偏差也是同样地进行推测。
[0093] 3、总结
[0094] 如上所述，本实施方式的延迟电路10是一种可重构的延迟电路，其具备:对输入信 号进行输入的输入节点;对输出信号进行输出的输出节点;第一反转电路；W及第二反转电 路。第一反转电路包含上拉电路2和下拉电路3的串联电路，所述上拉电路2根据输入信号在 接通时将电源电位连接在输出节点上，所述下拉电路3根据输入信号在接通时将接地电位 连接在输出节点上。第二反转电路包含上拉电路4和下拉电路5的串联电路，所述上拉电路4 根据输入信号在接通时将电源电位连接在输出节点，所述下拉电路5根据输入信号在接通 时将接地电位连接在输出节点上。进而，延迟电路10具备通道晶体管6和通道晶体管7,所述 通道晶体管6串联连接于第一反转电路的上拉电路2和电源电位之间，所述通道晶体管7串 联连接于第一反转电路的下拉电路3和接地电位之间。进而，延迟电路10具备通道晶体管8 和通道晶体管9,所述通道晶体管8串联连接于输入节点和第二反转电路的上拉电路4的输 入之间，所述通道晶体管9串联连接于输入节点和第二反转电路的下拉电路5的输入之间。 通过施加于通道晶体管6~9的栅极的控制信号C1~C4的组合，来改变延迟电路10的延迟特 性。
[00M]此外，本实施方式的延迟监测电路100是一种对集成电路内的信号传输时间的延 迟进行测定的电路，包含将多段具有上述结构的可重构的延迟电路10进行串联连接的电 路。
[0096]延迟电路10具有上述结构，由此，就能够将延迟电路10设置成对pMOS晶体管敏感 的结构或对nMOS晶体管敏感的结构等各种结构。因此，通过根据测定目的适当地构建延迟 电路10,就能够通过1个延迟监测电路来实施多种测定。由此，就不需要针对每种测定配置 延迟监测电路，其结果是能够限制忍片面积的增大。
[0097](实施方式2)
[009引在本实施方式中，示出延迟电路10的其他结构。
[0099] 图5中示出本实施方式中的延迟电路的结构。在本实施方式的延迟电路10b中，在 图2或者图3所示的实施方式1的延迟电路10a的结构中，还分别对pMOS通道晶体管8W及 nMOS通道晶体管9并联连接有pMOS通道晶体管21W及nMOS通道晶体管23。即，并联连接有2 个通道晶体管作为与第二可逆逻辑口的输入串联连接的通道晶体管。另外，运里说明了并 联连接2个通道晶体管的例子，也可W并联连接3个W上的通道晶体管。
[0100] 图6示出了本实施方式的延迟电路10b的布局例。为了减小依赖于布局的特性偏 差，使nMOS通道晶体管9、23(pM0S通道晶体管8、21)对的两个栅极共享相同的源扩散区域。
[0101] 在下述表2中示出了施加于通道晶体管6~9、21、23的栅极的控制信号C1、C2、C3、 C4、C5、C6的组合W及通过该组合形成的延迟电路10b的特性。
[0102] 表2
[0103]
[0104] 通过运样的延迟电路10b的结构，就能够W通道晶体管为单位评估忍片内偏差。' [0105] 例如，当控制信号C1、C2、C3、C4、C5、C6的逻辑值的组合为(0、0、1、1、1、0)和(0、0、 1、〇、1、1)时，能够获得与图4(b)相同的延迟特性。运两者的组合中不同的点是在第二可逆 逻辑口的下拉nMOS晶体管5a的栅极上施加信号的nMOS通道晶体管。因此，通过取两者的延 迟时间之差，就能够评估该两个nMOS晶体管9、23的忍片内偏差。同样地，通过取信号C1、C2、 C3、C4、C5、C6的逻辑值的组合为（1、1、0、0、1、0)和（1、1、1、0、0、0)时的延迟时间之差，就能 够评估pMOS晶体管8、21的忍片内偏差。
[0106] 说明使用了在各段具有本实施方式的延迟电路10b的延迟监测电路100的忍片内 偏差的评估。
[0107] 首先，将某个特定段(对象段）W外的所有段的延迟设置成与标准反相器相同，将 特定段的延迟设置成较大。下面，作为一个例子，说明评估nMOS晶体管的忍片内偏差时的结 构。
[0108] 关于对象段，在第一次测定中将nMOS通道晶体管9设为导通(nMOS通道晶体管23为 关断），在第二次测定中将nMOS通道晶体管23设为导通(nMOS通道晶体管9为关断）。然后，根 据运两个测定值之差来评估通道晶体管9和通道晶体管23的特性差。然后，一面扫描对象段 一面通过测定振荡频率来评估nMOS晶体管的偏差。通过将对象段设定成对nMOS晶体管敏感 或者对pMOS晶体管敏感，来分别对nMOS晶体管和pMOFET的偏差进行评估。
[0109] 然后，详细说明nMOS晶体管的偏差的推测。在图5中，仅将nMOS通道晶体管9设为导 通时的频率fn,谢仅将nMOS通道晶体管23设为导通时的频率fn,2能够使用各自的通道晶体 管的灵敏度系数w下面的一次近似式来表示。
[0110] fn,l = fn,10+kn,lkn,lAVthn,l+曰（5)
[0111] fn,2 = fn,20+kn,2 A Vthn,2+a (6)
[0112] 其中，fn,l日和fn,20是无偏差时模拟的预测值，α是非均质反相器段W外的所有反相 器段的变化量的总和。当段数充分长时，各段的随机偏差被平均化，就能够将α假设成固定。 系数kn,l和kn,2是频率相对于各通道晶体管的阔值电压的变动的灵敏度。Δ Vthn,l和Δ Vthn,2 表示各通道栅极的阔值电压的偏差量。当考虑kn,l = kn,2 = kn时，通过式(5)和(6)的差，就能 够在频率差和通道晶体管彼此间的阔值电压差之间获得下面的关系。
[0113] Afn = knAVthn(7)
[0114] 针对各段能得到式(7)，就能够得到N个段数的测定值。因此，就能够获取Afn的偏 差曰，使用该偏差对阔值电压的偏差σ A Vthn进行如下推测。
[0115] 〇Afn = kn〇AVthn (8)
[0116] σ ΔV化凸=口 ΔV出凸/ (知 (9)
[0117] 也能够和nMOS晶体管同样地推测pMOS晶体管的阔值电压偏差。
[0118] 根据本实施方式的延迟电路10b的结构，能够高精度地测定忍片内的每个晶体管 的偏差。
[0119] (实施方式3)
[0120] 在本实施方式中，示出了延迟电路的其他结构。
[0121] 在实施方式1中，在被施加信号(：1^2八3^4的情况下，在第二可逆逻辑口中，与 pMOS晶体管4aW及nMOS晶体管5a的栅极连接的通道晶体管8、9的任意一个被控制成关断。 因此，与该被控制成关断的通道晶体管8、9连接的晶体管4a或者5a的栅极电位变成悬浮电 位。栅极变为悬浮电位的晶体管4a或者5a无助于延迟电路10a的反相器功能，理想状态下应 变为非导通状态。但是，实际上由于栅极变成悬浮电位，所W在晶体管4a或者5a中可能有泄 露电流流过。由于该泄露电流会影响到延迟电路10a的延迟特性，所W可能会导致测定精度 降低。因此，在本实施方式中，说明用于解决该泄露电流问题的延迟电路的结构。图7示出了 本实施方式的延迟电路的结构例。
[0122] 在图7(a)所示的延迟电路1 Oc中，在图3所示的延迟电路的第二可逆逻辑口的pMOS 晶体管4a和电源之间插入有pMOS通道晶体管31。进而，在第二可逆逻辑口的nMOS晶体管5a 和接地(接地电位)之间插入有nMOS通道晶体管32。
[0123] 在运种结构中，使通道晶体管31或者32关断，所述通道晶体管31或者32与第二可 逆逻辑口中栅极电位成为悬浮电位的晶体管4