督节点信息2存储，监督节点信息3存储。每个部分分成P = 6条支链，共48条支链。
[0096] 并行因子p = 6时对应奇偶校验多项式为：
[0097] D5(D214+D185+D°)X(D)+D5(D 215+D145+D°)P(D) =0
[0098] D4(D160+D62+D°)X(D)+D4(D 206+D127+D0)P(D)=0
[0099] D3(D196+D143+D°)X(D)+D3(D 211+D119+D°)P(D) =0
[0100] d2(d214+d185+d°)x(d)+d2(d 215+d145+d°)p(d)=o
[0101 ] D1(D160+D62+D0)X(D)+D 1(D206+D127+D°)P(D) =0
[0102] d0(d196+d143+d0)x(d)+d 0(d211+d119+d°)p(d)=o
[0103] 令X = D6,则可重新化为
[0104] ( x36d3+x31d4+d5 ) X (D) + ( x36d4+x25d°+d5 ) P (D) = 0
[0105] (X27D2+XnD0+D 4)X(D) + (X35D°+X21D5+D4)P(D)=0
[0106] (X33D1+X24D2+D 3)X(D) + (X35D4+X2〇D2+D3)P(D)=0
[0107] (x36d°+x31d1+d 2)x(d) + (x36d1+x24d3+d2)p(d)=o
[0108] (x26d5+x10d3+d 1)x(d) + (x34d3+x21d2+d1)p(d)=o
[0109] (X32D4+X23D5+D°)X(D) + (X35D1+X19D5+D°)P(D)=0
[0110] 其中(Da，Xe)(a<P)表示在第p-α支链，第β时刻，所在部分可由H矩阵得知。
[0111] 支链长Ε
中「1.表示向上取整。
[0112] 确定所有支链可用RAM实现长度，结果如下：
[0113]
[0114] 统计长度分布情况：
[0115]
[0116] 对这些长度进行调整，调整后长度分布情况如下：
[0117]
[0118] 通过调整后，需要RAM的个数为8个。
[0119] 所有支链可用RAM实现长度确定为：
[0120]
[0122] 使用此方法后，可以节省的6位寄存器个数大约为（17*6+22*6+29*6+33*6+35* 12+ 36*12) = 1458,而如果全部采用寄存器实现，需要的6位寄存器个数为48*38 = 1824,节省大 约1458/1824 = 79.93%的逻辑资源。
[0123] 如图6为本发明采用的高速LDPC-CC译码器结构框图，包括如下步骤：
[0124] 步骤(一）、输入缓冲模块以乒乓操作连续接收外部输入的数据帧，当一帧数据接 收完毕后，产生译码开始信号。处理器1读取输入缓冲模块，开始进行译码。
[0125] 步骤(二）、本译码器的译码过程采用流水线式的时序处理，每一个流水线的时序 如下：首先，2P个(P个信息节点，P个监督节点）信道消息以及V2C消息进入处理器，间隔2个 时钟周期。在这2个时钟周期中，其中的第1个时钟周期取得移位过程所需的数据，并在第2 个时钟周期完成移位操作;移位过程包括RAM到寄存器，寄存器到RAM，寄存器到寄存器，RAM 内部这4个过程。
[0126] 然后，从第3个时钟周期开始进行CNU更新，CNU更新跨越2个时钟周期；CNU更新完 成后，需要将更新后的数据重新写回到原位置中，此时由于CNU跨越一个SHIFT过程，故应该 将更新后的数据写到原位置的下一地址。
[0127] 最后，在第7个时钟周期进行VNU更新，VNU更新与CNU更新间隔2个时钟周期，且VNU 跨越2个时钟周期。
[0128] 在第9个时钟周期进行当前译码输出，输出跨越2个时钟周期；当前译码输出开始 后延时一个时钟周期作为下一处理器的输入。
[0129]步骤(三）、消息缓冲模块接收最后一个处理器变量节点更新后的消息;校验模块 对最后一个处理器输出的硬判决结果进行校验，如果满足校验模块，则输出缓冲模块使能 有效，译码终止。
[0130] 步骤（四）、如果不满足校验模块，则处理器1读取消息缓冲模块的数据进行下一轮 译码，跳到(二)步骤。
[0131] 综上所述，以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。 凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的 保护范围之内。
【主权项】
1. 一种LDPC-CC高速译码器，采用低密度奇偶校验卷积码LDPC-CC译码器结构，其特征 在于，将其中的处理器设置为寄存器和存储器RAM相结合的存储结构;所述LDPC-CC译码器 的节点并行因子为P，将LDPC-CC译码器结构中链路进行折叠，每条链路相应折叠成P条支 链； 对于所有支链，按照如下查找步骤查找获得RAM存储部分，除所述RAM存储部分外，其余 部分存于寄存器： 步骤1、对于每条支链，舍去其中的如下位置:第一个位置、校验节点更新所需消息处及 其前后2个位置、最后一个位置;在剩余位置中找出该条支链的最长连续部分，作为该支链 中RAM可用部分； 步骤2、根据步骤1中得到所有支链中RAM可用部分，将所有可用部分按照其长度值从小 到大排序，计算每种长度值^~Lk对应可用部分的个数Cl~Ck, k为长度值的个数;设P为计 数值，P的初始取值为1; 步骤3、当Cp为加寸转入步骤4;若Cp不为O，执行如下判断： 获取满足如下条件的m值：〔。+'''+〔。姻<111，且〔。+。'+〔。讀+1>111;将14>+1~1^。+。对应的支链 的RAM可用部分截取为Lp,并将Cp+i~Cp+m清零;将Lp+m+i对应的前ni-(Cp+-，+Cp+m)条支链的RAM 可用部分截取为14),并将Cp+m+l更新为Cp^ i~Cp+m+i-ni,其中n=w/i ,巧=化X. Cp.i为f目息重 化比特，W为RAM最大数据位宽，「1表示向上取整； 步骤4、判断P是否等于k，若是，则该查找步骤结束，否则P自增1，返回步骤3。2. 如权利要求1所述的一种LDPC-CC高速译码器，其特征在于，所述LDPC-CC译码器结构 包括输入缓冲模块、消息缓冲模块、数据选择器MUX、处理器组、控制模块、校验模块、硬判决 模块W及输出缓冲模块； 其中输入缓冲模块与消息缓冲模块的输出端连接至数据选择器MUX，MUX在第一轮译码 中选择输入缓冲模块的输出作为处理器组的输入，之后的其他轮次译码选择消息缓冲模块 的输出作为处理器组的输入。处理器组中包括顺次连接的多个处理器，处理器组对数据帖 进行译码操作后，输出的译码结果一方面输入至消息缓冲模块进行缓冲、另一方面输入至 硬判决模块，经硬判决模块的判决后的译码结果输入至输出缓冲模块，校验模块同时对经 硬判决模块的判决后的译码结果进行校验，并将校验结果发送至控制模块，若译码结果满 足校验模块，则控制模块则发出使能信号至所述输出缓冲模块的使能端W使能输出该译码 结果，若译码结果不满足校验模块，则发送使能信号至消息缓冲模块W使能下一轮译码操 作。3. 如权利要求2所述的一种LDPC-CC高速译码器，其特征在于，该译码器的时钟周期为 T，该译码器采用流水线式的时序处理，每一个流水线的时序如下：其中2P个信道消息W及 V2C消息作为所述处理器的输入数据，输入过程共跨越2个时钟周期T;在运2个时钟周期中， 其中的第1个时钟周期取得移位过程所需的数据，并在第2个时钟周期完成移位操作;从第3 个时钟周期开始进行校验节点更新，校验节点更新跨越2个时钟周期；校验节点更新完成 后，将更新后的数据写到其原位置的下一地址处;在第7个时钟周期进行变量节点更新，该 变量节点更新跨越2个时钟周期;在第9个时钟周期进行当前译码输出，输出跨越2个时钟周 期；当前译码输出开始后延时一个时钟周期作为下一处理器的输入。
【专利摘要】本发明公开了一种LDPC-CC高速译码器，采用低密度奇偶校验卷积码LDPC-CC译码器结构，将其中的处理器设置为寄存器和存储器RAM相结合的存储结构；LDPC-CC译码器的节点并行因子为ρ，将LDPC-CC译码器结构中链路进行折叠，每条链路相应折叠成ρ条支链；对于所有支链，按照一定的查找规则查找获得RAM存储部分，除RAM存储部分外，其余部分存于寄存器；本发明采用折叠技术，通过合理划分寄存器和存储器资源使用，尽最大可能合理利用存储器资源。本发明同时提出了一种译码时序，考虑双端口RAM特性，即能够在同一时钟周期下同时进行读写操作，将2个处理器分时复用一套RAM，通过将2个处理器的输入错开一个时钟周期，可以使得RAM资源减少一半。
【IPC分类】H03M13/11
【公开号】CN105515588
【申请号】CN201510416427
【发明人】武楠, 王 华, 王贵波, 史德生, 管凝
【申请人】北京理工大学
【公开日】2016年4月20日
【申请日】2015年7月15日