一种有限长冲激响应滤波电路及可编程逻辑器件的制作方法
【专利摘要】本发明公开了一种有限长冲激响应滤波电路及可编程逻辑器件。本发明提供了一种FIR电路及FPGA，该FIR电路包括：第一输入端x、第二输入端h、输出端p、乘法器及加法器、与第一输入端x及第一输入级联数据cxi连接的第一支路、与第二输入端h连接的第二支路、连接加法器与输出端p的第三支路，第一支路输出第一输出级联数据cxo，第一支路的输出结果与第二支路的输出结果输入乘法器，乘法器的输出结果连接至加法器，加法器将乘法器的输出结果与第二输入级联数据cpi进行运算，输出第二输出级联数据cpo；第一支路、第二支路及第三支路由硬核配置形成。通过本发明的实施，直接通过硬核配置实现FIR，不需要通过外部的寄存器和绕线，解决了现有FIR需要由软IP实现的问题。
【专利说明】
-种有限长冲激响应滤波电路及可编程還辑器件
技术领域
[0001 ] 本发明设及FPGA化ield-Programmable GateArray，可编程逻辑器件)数字时钟领 域，尤其设及一种有限长冲激响应滤波电路及FPGA。
【背景技术】
[0002] 有限长冲激响应(FIR)滤波器，是数字信号处理系统中最基本的元件，它可W在保 持任意幅频特性的同时具有严格的线性相频特性，同时因其单位抽样响应是有限长的，因 而FIR滤波器是稳定的系统。因此FIR滤波器在通信、图像处理、模式识别等领域都有着广泛 的作用。
[0003] 现FPGA中自带的FIR都需要由软IP来实现，如图1所示，直接型FIR中的1-1和心2延 时单元都不嵌入在硬件电路A中，由软IP通过硬核外部绕线来实现，运消耗了大量FPGA中的 绕线资源，同时因为外部绕线的长度增加，会增大了数据链到逻辑运算单元的延时，从而会 影响最高时钟频率。
[0004] 因此，本领域技术人员亟待提供一种FIR滤波器，W解决现有FIR需要由软IP实现 的技术问题。
【发明内容】
[0005] 本发明提供了一种有限长冲激响应滤波电路及FPGA，W解决现有FIR需要由软IP 实现的问题。
[0006] 本发明提供了一种有限长冲激响应滤波电路，其包括:第一输入端X、第二输入端 h、输出端P、乘法器及加法器、与第一输入端X及第一输入级联数据CXi连接的第一支路、与 第二输入端h连接的第二支路、连接加法器与输出端P的第=支路，第一支路输出第一输出 级联数据CX0,第一支路的输出结果与第二支路的输出结果输入乘法器，乘法器的输出结果 连接至加法器，加法器将乘法器的输出结果与第二输入级联数据CPi进行运算，输出第二输 出级联数据cpo;
[0007] 第一支路包括第一选择器muxO、第一输入寄存器regO、第二选择器muxl，第一选择 器muxO用于选择数据为第一输入端X或者第一输入级联数据CXi,第一选择器muxO连接第一 输入寄存器regO或者第二选择器muxl，第一输入寄存器regO连接第二选择器muxl，第二选 择器muxl用于选择是否旁路第一输入寄存器regO,第二选择器muxl输出第一输出级联数据 CXO，第二选择器muxl的输出结果输入乘法器；
[000引第二支路包括第二输入寄存器regl、第S选择器mux2,第二输入寄存器regl连接 第二输入端h，第二输入寄存器regl的输出连接第=选择器mux2,第=选择器mux2用于选择 是否旁路第二输入寄存器regl，第=选择器mux2的输出结果输入乘法器；
[0009]第S支路包括输出寄存器reg4、第四选择器mux5，输出寄存器reg4的输入连接加 法器，输出寄存器reg4的输出连接第四选择器mu巧，第四选择器mu巧用于选择是否旁路输 出寄存器reg4，第四选择器mu巧连接输出端P，第四选择器mu巧输出第二输出级联数据CPO。
[0010] 进一步的，第二选择器muxl使能第一输入寄存器regO,第S选择器mux2使能第二 输入寄存器regl，第四选择器mu巧旁路输出寄存器reg4,形成直接型有限长冲激响应滤波 电路。
[0011] 进一步的，第二选择器muXl旁路第一输入寄存器regO,第S选择器mux2旁路第二 输入寄存器regl，第四选择器mu巧使用输出寄存器reg4,形成转置型有限长冲激响应滤波 电路。
[0012] 进一步的，还包括第四支路，第二选择器muxl通过第四支路输出第一输出级联数 据CXO;第四支路包括第一流水线寄存器reg2、第五选择器mux3，第一流水线寄存器reg2连 接第二选择器muxl，第一流水线寄存器reg2的输出连接第五选择器mux3,第五选择器mux3 用于选择是否旁路第一流水线寄存器reg2,第五选择器mux3输出第一输出级联数据CXOo
[0013] 进一步的，第二选择器muxl使能第一输入寄存器regO,第S选择器mux2使能第二 输入寄存器regl，第四选择器mu巧旁路输出寄存器reg4,第五选择器mux3旁路第一流水线 寄存器reg2,形成直接型有限长冲激响应滤波电路。
[0014] 进一步的，第二选择器muxl使能第一输入寄存器regO,第S选择器mux2使能第二 输入寄存器regl，第四选择器mu巧使能输出寄存器reg4,第五选择器mux3使能第一流水线 寄存器reg2,形成直接型有限长冲激响应滤波电路。
[0015] 进一步的，第二选择器muxl旁路第一输入寄存器regO,第S选择器mux2旁路第二 输入寄存器regl，第四选择器mu巧使用输出寄存器reg4,第五选择器mux3旁路第一流水线 寄存器reg2,形成转置型有限长冲激响应滤波电路。
[0016] 进一步的，还包括第五支路，乘法器通过第五支路连接加法器;第五支路包括第二 流水线寄存器re的、第六选择器mux4，第二流水线寄存器re的连接乘法器，第二流水线寄存 器reg2的输出连接第六选择器mux4,第六选择器mux4用于选择是否旁路第二流水线寄存器 reg2，第六选择器mux4输出至加法器。
[0017] 进一步的，第二选择器muxl使能第一输入寄存器regO,第S选择器mux2使能第二 输入寄存器regl，第四选择器mu巧旁路输出寄存器reg4,第六选择器mux4旁路第二流水线 寄存器reg2,形成直接型有限长冲激响应滤波电路。
[0018] 进一步的，第二选择器muxl使能第一输入寄存器regO,第S选择器mux2使能第二 输入寄存器regl，第四选择器mu巧旁路输出寄存器reg4,第六选择器mux4使能第二流水线 寄存器reg2,形成直接型有限长冲激响应滤波电路。
[0019] 进一步的，第二选择器muxl旁路第一输入寄存器regO,第S选择器mux2旁路第二 输入寄存器regl，第四选择器mu巧使用输出寄存器reg4,第六选择器mux4旁路第二流水线 寄存器reg2,形成转置型有限长冲激响应滤波电路。
[0020] 进一步的，第二选择器muXl旁路第一输入寄存器regO,第S选择器mux2旁路第二 输入寄存器regl，第四选择器mu巧使用输出寄存器reg4,第六选择器mux4使能第二流水线 寄存器reg2,形成转置型有限长冲激响应滤波电路。
[0021] 本发明提供了一种可编程逻辑器件，其设置有本发明提供的有限长冲激响应滤波 电路。
[0022] 本发明的有益效果：
[0023] 本发明提供了一种有限长冲激响应滤波电路，直接通过硬核配置实现FIR，不需要 通过外部的寄存器和绕线，解决了现有FIR需要由软IP实现的问题，减少了寄存器输出到逻 辑运算单元之间的延时，使其时序性能优于通过软IP实现的FIR。进一步的，可通过硬核直 接配置支持直接型和转置型的FIR滤波器，节省软IP资源。进一步的，直接使用已经配置可 实现FIR滤波器能节省大量的FPGA绕线资源和寄存器资源。
【附图说明】
[0024] 图1为现有FIR电路的电路连接示意图；
[0025] 图2为本发明第一实施例提供的FIR电路的电路连接示意图；
[00%]图3为直接型FIR电路的结构示意图；
[0027] 图4为转置型FIR电路的结构示意图；
[0028] 图5为本发明第二实施例提供的FIR电路的电路连接示意图；
[0029] 图6为本发明第二实施例中的一种直接型FIR电路连接示意图；
[0030] 图7为本发明第二实施例中的另一种直接型FIR电路连接示意图；
[0031] 图8为本发明第二实施例中的一种转置型FIR电路连接示意图；
[0032] 图9为本发明第二实施例中的另一种转置型FIR电路连接示意图。
【具体实施方式】
[0033] 现通过【具体实施方式】结合附图的方式对本发明做出进一步的i全释说明。
[0034] 第一实施例；
[0035] 图2为本发明第一实施例提供的FIR电路的电路连接示意图，由图2可知，在本实施 例中，本发明提供的FIR电路包括:其包括:第一输入端X、第二输入端h、输出端P、乘法器及 加法器、与第一输入端X及第一输入级联数据CXi连接的第一支路、与第二输入端h连接的第 二支路、连接加法器与输出端P的第=支路，第一支路输出第一输出级联数据CXO,第一支路 的输出结果与第二支路的输出结果输入乘法器，乘法器的输出结果连接至加法器，加法器 将乘法器的输出结果与第二输入级联数据CPi进行运算，输出第二输出级联数据cpo;
[0036] 第一支路包括第一选择器muxO、第一输入寄存器regO、第二选择器mux 1，第一选择 器muxO用于选择数据为第一输入端X或者第一输入级联数据CXi,第一选择器muxO连接第一 输入寄存器regO或者第二选择器muxl，第一输入寄存器regO连接第二选择器muxl，第二选 择器muxl用于选择是否旁路第一输入寄存器regO,第二选择器muxl输出第一输出级联数据 CXO，第二选择器muxl的输出结果输入乘法器；
[0037] 第二支路包括第二输入寄存器regl、第S选择器mux2,第二输入寄存器regl连接 第二输入端h，第二输入寄存器regl的输出连接第=选择器mux2,第=选择器mux2用于选择 是否旁路第二输入寄存器regl，第=选择器mux2的输出结果输入乘法器；
[0038] 第S支路包括输出寄存器reg4、第四选择器mux5，输出寄存器reg4的输入连接加 法器，输出寄存器reg4的输出连接第四选择器mu巧，第四选择器mu巧用于选择是否旁路输 出寄存器reg4，第四选择器mu巧连接输出端P，第四选择器mu巧输出第二输出级联数据CPO。
[0039] 在一些实施例中，上述实施例中的第二选择器muxl使能第一输入寄存器regO，第 S选择器mux2使能第二输入寄存器regl，第四选择器mu巧旁路输出寄存器reg4,形成直接 型有限长冲激响应滤波电路。
[0040] 在一些实施例中，上述实施例中的第二选择器muXl旁路第一输入寄存器regO，第 S选择器mux2旁路第二输入寄存器regl，第四选择器mu巧使用输出寄存器reg4,形成转置 型有限长冲激响应滤波电路。
[0041] 在一些实施例中，上述实施例还包括第四支路，第二选择器muxl通过第四支路输 出第一输出级联数据CXO;第四支路包括第一流水线寄存器reg2、第五选择器mux3，第一流 水线寄存器reg2连接第二选择器muxl，第一流水线寄存器reg2的输出连接第五选择器 mux3,第五选择器mux3用于选择是否旁路第一流水线寄存器reg2,第五选择器mux3输出第 一输出级联数据CXOo
[0042] 在一些实施例中，上述实施例中的第二选择器muxl使能第一输入寄存器regO，第 S选择器mux2使能第二输入寄存器regl，第四选择器mu巧旁路输出寄存器reg4,第五选择 器mux3旁路第一流水线寄存器reg2,形成直接型有限长冲激响应滤波电路。
[0043] 在一些实施例中，上述实施例中的第二选择器muxl使能第一输入寄存器regO，第 S选择器mux2使能第二输入寄存器regl，第四选择器mu巧使能输出寄存器reg4,第五选择 器mux3使能第一流水线寄存器reg2，形成直接型有限长冲激响应滤波电路。
[0044] 在一些实施例中，上述实施例中的第二选择器muxl旁路第一输入寄存器regO，第 S选择器mux2旁路第二输入寄存器regl，第四选择器mu巧使用输出寄存器reg4,第五选择 器mux3旁路第一流水线寄存器reg2,形成转置型有限长冲激响应滤波电路。
[0045] 在一些实施例中，上述实施例还包括第五支路，乘法器通过第五支路连接加法器； 第五支路包括第二流水线寄存器re的、第六选择器mux4，第二流水线寄存器re的连接乘法 器，第二流水线寄存器reg2的输出连接第六选择器mux4，第六选择器mux4用于选择是否旁 路第二流水线寄存器reg2,第六选择器mux4输出至加法器。
[0046] 在一些实施例中，上述实施例中的第二选择器muxl使能第一输入寄存器regO,第 S选择器mux2使能第二输入寄存器regl，第四选择器mu巧旁路输出寄存器reg4,第六选择 器mux4旁路第二流水线寄存器reg2,形成直接型有限长冲激响应滤波电路。
[0047] 在一些实施例中，上述实施例中的第二选择器muxl使能第一输入寄存器regO，第 S选择器mux2使能第二输入寄存器regl，第四选择器mu巧旁路输出寄存器reg4,第六选择 器mux4使能第二流水线寄存器reg2，形成直接型有限长冲激响应滤波电路。
[004引在一些实施例中，上述实施例中的第二选择器muxl旁路第一输入寄存器regO,第 S选择器mux2旁路第二输入寄存器regl，第四选择器mu巧使用输出寄存器reg4,第六选择 器mux4旁路第二流水线寄存器reg2,形成转置型有限长冲激响应滤波电路。
[0049] 在一些实施例中，上述实施例中的第二选择器muxl旁路第一输入寄存器regO,第 S选择器mux2旁路第二输入寄存器regl，第四选择器mu巧使用输出寄存器reg4,第六选择 器mux4使能第二流水线寄存器reg2,形成转置型有限长冲激响应滤波电路。
[0050] 对应的，本发明提供了一种可编程逻辑器件，其设置有本发明提供的有限长冲激 响应滤波电路。
[0051] 现结合具体应用场景对本发明做进一步的i全释说明。
[0化2] 第二实施例；
[0053]有限长冲激响应(FIR)滤波器，是数字信号处理系统中最基本的元件，它可W在保 持任意幅频特性的同时具有严格的线性相频特性，同时因其单位抽样响应是有限长的，因 而FIR滤波器是稳定的系统。因此FIR滤波器在通信，图像处理，模式识别等领域都有着广泛 的作用。
[0化4] FIR的算式表达式为：
[0化5]
[0056] 式中k是FIR滤波器的抽头数;x[n-k]是延时，k个抽头的输入信号;h比]是第k级抽 头数(单位脉冲响应）；L是滤波器的阶级数;y[n]表示滤波器的输出序列。FI财良据实现的结 构可分为直接型和转置型FIR滤波器，图3为直接型FIR结构框图，图4为转置型FIR结构框 图。
[0057] 本实施例可通过配置直接实现运两种FIR结构，如图5所示，在保证能做正常的逻 辑运算下内嵌流水寄存器reg2,可直接由硬核配置得到直接型和转置型FIR滤波器。电路中 所有的延时单元都通过静态配置或动态选择控制，可选择旁路或者使用寄存器。在构成FIR 时，图5中的reg0，regl寄存器作为FIR的延时单元，而在做普通的逻辑运算时，reg0，regl又 可作为输入寄存器起到优化时序的作用。
[005引本发明提出的电路结构如图5所示，muxO为输入选择器，选择数据来自输入端X或 者级联链上的CXi JegO和regl为输入寄存器，muxl和mux2选择器可选择是否旁路输入寄存 器。reg2为级联路径上的流水线寄存器，可由mux3选择器选择是否旁路流水线寄存器。 multiplier为逻辑运算单元中的乘法器，为输入数据进行乘法运算的单元。re的逻辑运算 路径上的流水线寄存器，可通过mux4选择器选择是否旁路。adder为加法器，为输出级联数 据CPi与乘法器输出结果进行加法逻辑运算的单元。reg4为输出寄存器，可通过mu巧选择器 选择是否旁路。本发明提出的电路结构中，所有的延时单元都是可静态配置或动态选择控 制的，并可W根据配置构成不同结构的FIR。
[0059] 图6为根据直接型FIR的结构框图配置成的一种直接型FIR,可由电路结构图5配置 而成，muxl和mux2选择器选择寄存器使能的路径，mux3，mux4，mu巧选择器都选择寄存器旁 路的路径。
[0060] 图7所示为运算频率更高的一种直接型FIR结构图，可由电路结构图5配置而成， muxl，11111义2，11111义3，11111巧选择器选择寄存器使能的路径，1]111义4选择器都选择寄存器旁路的路 径。图7结构中的reg2与reg4寄存器都作为流水线寄存器起到时序优化的作用，regO寄存器 对输入数据既进行时序优化，又起延时单元的作用。
[0061 ]图8根据转置型FIR的结构框图配置成的一种转置型FIR，可由电路结构图5配置， miDc5选择器选择寄存器使能的路径，muxl，mux2，mux3选择器都选择寄存器旁路的路径。
[0062] mux4选择器控制的reg3为逻辑运算单元上的流水线寄存器，在转置型FIR中，选择 该寄存器旁路或寄存器使能不影响转置型FIR的功能，当reg3寄存器使能时，转置型FIR的 运算速度会更快，如图9所示。
[0063] 综上可知，通过本发明的实施，至少存在W下有益效果：
[0064] 本发明提供了一种有限长冲激响应滤波电路，直接通过硬核配置实现FIR，不需要 通过外部的寄存器和绕线，解决了现有FIR需要由软IP实现的问题，减少了寄存器输出到逻 辑运算单元之间的延时，使其时序性能优于通过软IP实现的FIR。进一步的，可通过硬核直 接配置支持直接型和转置型的FIR滤波器，节省软IP资源。进一步的，直接使用已经配置可 实现FIR滤波器能节省大量的FPGA绕线资源和寄存器资源。
[0065] W上仅是本发明的【具体实施方式】而已，并非对本发明做任何形式上的限制，凡是 依据本发明的技术实质对W上实施方式所做的任意简单修改、等同变化、结合或修饰，均仍 属于本发明技术方案的保护范围。
【主权项】
1. 一种有限长冲激响应滤波电路，其特征在于，包括:第一输入端X、第二输入端h、输出 端P、乘法器及加法器、与所述第一输入端X及第一输入级联数据cxi连接的第一支路、与所 述第二输入端h连接的第二支路、连接所述加法器与所述输出端p的第三支路，所述第一支 路输出第一输出级联数据cxo,所述第一支路的输出结果与所述第二支路的输出结果输入 所述乘法器，所述乘法器的输出结果连接至所述加法器，所述加法器将所述乘法器的输出 结果与第二输入级联数据cpi进行运算，输出第二输出级联数据cpo; 所述第一支路包括第一选择器muxO、第一输入寄存器regO、第二选择器mux 1，所述第一 选择器muxO用于选择数据为所述第一输入端X或者所述第一输入级联数据cxi，所述第一选 择器muxO连接所述第一输入寄存器regO或者所述第二选择器muxl，所述第一输入寄存器 regO连接所述第二选择器muxl，所述第二选择器muxl用于选择是否旁路所述第一输入寄存 器regO，所述第二选择器muxl输出所述第一输出级联数据cxo，所述第二选择器muxl的输出 结果输入所述乘法器； 所述第二支路包括第二输入寄存器regl、第三选择器mux2,所述第二输入寄存器regl 连接所述第二输入端h，所述第二输入寄存器regl的输出连接所述第三选择器mux2，所述第 三选择器muX2用于选择是否旁路所述第二输入寄存器regl，所述第三选择器mu X2的输出结 果输入所述乘法器； 所述第三支路包括输出寄存器reg4、第四选择器mux5，所述输出寄存器reg4的输入连 接所述加法器，所述输出寄存器reg4的输出连接所述第四选择器muX5,所述第四选择器 mux5用于选择是否旁路所述输出寄存器reg4,所述第四选择器muX5连接所述输出端p，所述 第四选择器mux5输出所述第二输出级联数据cpo。2. 如权利要求1所述的有限长冲激响应滤波电路，其特征在于，所述第二选择器muxl使 能所述第一输入寄存器regO，所述第三选择器mux2使能所述第二输入寄存器regl，所述第 四选择器mu X5旁路所述输出寄存器reg4,形成直接型有限长冲激响应滤波电路。3. 如权利要求1所述的有限长冲激响应滤波电路，其特征在于，所述第二选择器muxl旁 路所述第一输入寄存器regO，所述第三选择器mux2旁路所述第二输入寄存器regl，所述第 四选择器mu X5使用所述输出寄存器reg4,形成转置型有限长冲激响应滤波电路。4. 如权利要求1所述的有限长冲激响应滤波电路，其特征在于，还包括第四支路，所述 第二选择器muxl通过所述第四支路输出所述第一输出级联数据cxo;所述第四支路包括第 一流水线寄存器reg2、所述第五选择器mux3,所述第一流水线寄存器reg2连接所述第二选 择器muxl，所述第一流水线寄存器reg2的输出连接所述第五选择器mux3,所述第五选择器 mux3用于选择是否旁路所述第一流水线寄存器reg2,所述第五选择器mux3输出所述第一输 出级联数据CXO。5. 如权利要求4所述的有限长冲激响应滤波电路，其特征在于，所述第二选择器muxl使 能所述第一输入寄存器regO，所述第三选择器mux2使能所述第二输入寄存器regl，所述第 四选择器mux5旁路所述输出寄存器reg4,所述第五选择器mux3旁路所述第一流水线寄存器 reg2,形成直接型有限长冲激响应滤波电路。6. 如权利要求4所述的有限长冲激响应滤波电路，其特征在于，所述第二选择器muxl使 能所述第一输入寄存器regO，所述第三选择器mux2使能所述第二输入寄存器regl，所述第 四选择器mux5使能所述输出寄存器reg4，所述第五选择器mux3使能所述第一流水线寄存器 reg2,形成直接型有限长冲激响应滤波电路。7. 如权利要求4所述的有限长冲激响应滤波电路，其特征在于，所述第二选择器muxl旁 路所述第一输入寄存器regO，所述第三选择器mux2旁路所述第二输入寄存器regl，所述第 四选择器mux5使用所述输出寄存器reg4,所述第五选择器mux3旁路所述第一流水线寄存器 reg2,形成转置型有限长冲激响应滤波电路。8. 如权利要求1至7任一项所述的有限长冲激响应滤波电路，其特征在于，还包括第五 支路，所述乘法器通过所述第五支路连接所述加法器;所述第五支路包括第二流水线寄存 器reg3、所述第六选择器mux4，所述第二流水线寄存器reg3连接所述乘法器，所述第二流水 线寄存器reg2的输出连接所述第六选择器mux4,所述第六选择器mux4用于选择是否旁路所 述第二流水线寄存器reg2,所述第六选择器mux4输出至所述加法器。9. 如权利要求8所述的有限长冲激响应滤波电路，其特征在于，所述第二选择器muxl使 能所述第一输入寄存器regO，所述第三选择器mux2使能所述第二输入寄存器regl，所述第 四选择器mu X5旁路所述输出寄存器reg4,所述第六选择器muX4旁路所述第二流水线寄存器 reg2,形成直接型有限长冲激响应滤波电路。10. 如权利要求8所述的有限长冲激响应滤波电路，其特征在于，所述第二选择器muxl 使能所述第一输入寄存器regO，所述第三选择器mux2使能所述第二输入寄存器regl，所述 第四选择器muX5旁路所述输出寄存器reg4，所述第六选择器mu X4使能所述第二流水线寄存 器reg2,形成直接型有限长冲激响应滤波电路。11. 如权利要求8所述的有限长冲激响应滤波电路，其特征在于，所述第二选择器muxl 旁路所述第一输入寄存器regO，所述第三选择器mux2旁路所述第二输入寄存器regl，所述 第四选择器muX5使用所述输出寄存器reg4,所述第六选择器mu X4旁路所述第二流水线寄存 器reg2,形成转置型有限长冲激响应滤波电路。12. 如权利要求8所述的有限长冲激响应滤波电路，其特征在于，所述第二选择器muxl 旁路所述第一输入寄存器regO，所述第三选择器mux2旁路所述第二输入寄存器regl，所述 第四选择器mux5使用所述输出寄存器reg4，所述第六选择器mux4使能所述第二流水线寄存 器reg2,形成转置型有限长冲激响应滤波电路。13. -种可编程逻辑器件，其特征在于，设置有如权利要求1至12任一项所述的有限长 冲激响应滤波电路。
【文档编号】H03H17/00GK105827217SQ201610120510
【公开日】2016年8月3日
【申请日】2016年3月3日
【发明人】蒲迪锋
【申请人】深圳市紫光同创电子有限公司