基于fpga的三角波信号发生器的制造方法
【专利摘要】一种基于FPGA的三角波信号发生器,它具有对电路进行控制的FPGA电路；三角波产生电路，该电路的输入端接FPGA电路的输出端；通信电路，该电路与FPGA电路相连，该装置设计合理、电路简单、集成度高、外围元件少、能产生稳定信号，可应用于实验室三角波信号发生装置。
【专利说明】
基于FPGA的三角波信号发生器
技术领域
[0001]本实用新型属于直接或经频率变换产生振荡的设备或装置技术领域，具体涉及到基于FPGA的三角波信号发生器。
【背景技术】
[0002]现代生产工艺的发展使FPGA的成本越来越低，且FPGA具有灵活可配置的特点，使用起来非常方便，逐渐取代专用集成电路ASIC，越来越受到设计者的青睐。
[0003]在学生的实践中，经常会需要三角波信号，高精度、宽频率、高稳定性的三角波发生器对于所属整体系统性能的改善和提高起着至关重要的作用。三角波能用于抗冲击设计，雷达测距上，以及其它电子设备中。然而对于三角波信号产生电路，大多是由专用集成芯片或单片机产生的。这种三角波存在以下不足:
[0004]1.功能单一；
[0005]2.精度不理想，误差较大；
[0006]3.稳定性较差，信号易受到干扰；
[0007]4.调试不方便；
【发明内容】
[0008]本实用新型所要解决的技术问题在于克服上述三角波信号发生器的不足，提供一种设计合理、电路简单、集成度高、外围元件少、产生稳定信号的基于FPGA的三角波信号发生器。
[0009]解决上述技术问题采用的技术方案是:它具有:对电路进行控制的FPGA电路;三角波产生电路，该电路的输入端接FPGA电路的输出端;通信电路，该电路与FPGA电路相连。
[0010]本实用新型的三角波产生电路为:集成电路U9的6脚接电阻Rl的一端并接连接器J9的2脚、7脚接电路Rl的另一端并接连接器J9的I脚、8脚接5V电源、5脚接地，集成电路U9的4脚?I脚依次接集成电路Ul的108脚、113脚、116脚、117脚，集成电路U8的16脚接连接器J8的3脚、17脚接连接器J8的2脚、7脚接电容CI的一端、3脚接电容C3的一端、15脚接集成电路Ul的156脚、13脚接集成电路Ul的158脚、6脚接电容C2的一端、5脚接电容C2的另一端、4脚接电容C4的一端、2脚接电容C4的另一端、20脚和19脚接3V电源、18脚和I脚以及14脚接地，电容Cl和电容C3的另一端接地，连接器J8的I脚接地;集成电路U8的型号为SP3223、集成电路U9的型号为MAX485。
[0011]本实用新型的FPGA电路为:集成电路Ul的108脚、113脚、116脚、117脚、156脚、158脚接通信电路，集成电路Ul的139脚接晶振Yl的4脚，集成电路Ul的155脚、149脚、147脚、148脚、34脚、35脚、36脚、25脚、33脚、32脚、26脚、146脚、145脚依次接连接器Jl的14脚?2脚，集成电路Ul的218脚?216脚、213脚、208脚、207脚、204脚?202脚、195脚?193脚、197脚、196脚、188脚、185脚?183脚接三角波产生电路，集成电路Ul的191脚、110脚、90脚、72脚、211脚、229脚接1.5V电源，集成电路Ul的92脚、70脚、112脚、157脚、130脚、172脚、209脚、231脚、189脚22脚、51脚、9脚接3V电源，集成电路Ul的154脚、27脚接Al.5V电源，集成电路Ul的91脚、89脚、71脚、52脚、10脚、109脚、40脚、230脚、192脚、69脚、111脚、129脚、212脚、142脚、171脚、232脚、210脚、190脚、151脚、150脚、31脚、30脚接地，连接器JI的I脚接地;集成电路Ul的型号为EP1C6Q240C6，晶振Yl的型号为JHY50M。
[0012]由于本实用新型采用集成电路Ul作为FPGA芯片，通信电路产生信号输入到FPGA电路，由集成电路Ul产生串口控制逻辑，将接收到的数据进行处理，集成电路Ul产生了数模转换的控制逻辑，处理后的数据传送到三角波产生电路，该装置设计合理、电路简单、集成度高、外围元件少、能产生稳定信号，可应用于实验室三角波信号发生装置。
【附图说明】
[0013]图1是本实用新型电气原理方框图。
[0014]图2是图1中FPGA电路的电子线路原理图。
[0015]图3是图1中三角波产生电路和通信电路的电子线路原理图。
【具体实施方式】
[0016]下面结合附图和实施例对本实用新型做进一步详细说明，但本实用新型不限于这些实施例。
[0017]实施例1
[0018]在图1中，本实用新型基于FPGA的三角波信号发生器由FPGA电路、三角波产生电路、通信电路连接构成，FPGA电路的输出端接三角波产生电路的输入端，FPGA电路与通信电路相连。
[0019]在图2中，本实施例的FPGA电路由集成电路Ul、晶振Yl、连接器Jl连接构成，集成电路Ul的型号为EP1C6Q240C6，晶振Yl的型号为JHY50M。集成电路Ul的108脚、113脚、116脚、117脚、156脚、158脚接通信电路，集成电路Ul的139脚接晶振Yl的4脚，集成电路Ul的155脚、149脚、147脚、148脚、34脚、35脚、36脚、25脚、33脚、32脚、26脚、146脚、145脚依次接连接器Jl的14脚?2脚，集成电路Ul的218脚?216脚、213脚、208脚、207脚、204脚?202脚、195脚?193脚、197脚、196脚、188脚、185脚?183脚接三角波产生电路，集成电路Ul的191脚、110脚、90脚、72脚、211脚、229脚接1.5V电源，集成电路Ul的92脚、70脚、112脚、157脚、130脚、172脚、209脚、231脚、189脚22脚、51脚、9脚接3V电源，集成电路Ul的154脚、27脚接Al.5V电源，集成电路Ul的91脚、89脚、71脚、52脚、1脚、109脚、40脚、230脚、192脚、69脚、111脚、129脚、212脚、142脚、171脚、232脚、210脚、190脚、151脚、150脚、31脚、30脚接地，连接器JI的I脚接地。
[0020]在图3中，本实施例的三角波产生电路由集成电路U2?集成电路U7、连接器J2?连接器J7连接构成，集成电路Ul?集成电路U7的型号为DAC7311。集成电路U2的3脚?I脚依次接集成电路Ul的218脚?216脚、6脚接连接器J2的I脚、4脚接5V电源、5脚接地，集成电路U3的3脚?I脚依次接集成电路Ul的213脚、208脚、207脚，集成电路U3的5脚接连接器J3的I脚、4脚接5V电源、5脚接地，集成电路U4的3脚?I脚依次接集成电路Ul的204脚?202脚、6脚接连接器J4的I脚、4脚接5V电源、5脚接地，集成电路U5的3脚?I脚依次接集成电路UI的19 5脚?193脚、6脚接连接器J5的I脚、4脚接5V电源、5脚接地，集成电路U6的3脚?I脚依次接集成电路Ul的197脚、196脚、188脚，集成电路U6的6脚接连接器J6的I脚、4脚接5V电源、5脚接地，集成电路U7的3脚?I脚依次接集成电路Ul的185脚?183脚、6脚接连接器J7的I脚、4脚接5V电源、5脚接地，连接器J2?连接器J7的2脚接地。
[0021]在图3中，本实施例的通信电路由集成电路U8、集成电路U9、电阻R1、电容Cl?电容C4、连接器J8、连接器J9联接构成，集成电路U8的型号为SP3223、集成电路U9的型号为MAX485。集成电路U9的6脚接电阻Rl的一端并接连接器J9的2脚、7脚接电路Rl的另一端并接连接器J9的I脚、8脚接5V电源、5脚接地，集成电路U9的4脚?I脚依次接集成电路Ul的108脚、113脚、116脚、117脚，集成电路U8的16脚接连接器J8的3脚、17脚接连接器J8的2脚、7脚接电容Cl的一端、3脚接电容C3的一端、15脚接集成电路Ul的156脚、13脚接集成电路Ul的158脚、6脚接电容C2的一端、5脚接电容C2的另一端、4脚接电容C4的一端、2脚接电容C4的另一端、20脚和19脚接3V电源、18脚和I脚以及14脚接地，电容Cl和电容C3的另一端接地，连接器J8的I脚接地。
[0022]本实用新型的工作原理如下:
[0023]系统上电，集成电路Ul开始初始化，然后系统进入正常工作状态。当有信号从连接器J9的I脚、2脚输出，输入到集成电路U9的6脚、7脚，从集成电路U9的I脚输出，输入到集成电路Ul的117脚，由于集成电路Ul内部产生了串口的控制逻辑，集成电路Ul开始接收串口的数据，并将数据进行处理;与此同时，集成电路Ul产生了数模转换的控制逻辑。处理后的数据从集成电路Ul的218脚、217脚、216脚输出，输入到集成电路U2的3脚、2脚、I脚，从集成电路U2的6脚输出，输入到连接器J2;从集成电路Ul的213脚、208脚、207脚输出，输入到集成电路U3的脚3脚、2脚、I脚，从集成电路U3的6脚输出，输入到连接器J3;从集成电路Ul的204脚、203脚、202脚输出，输入到集成电路U4的3脚、2脚、I脚，从集成电路U4的6脚输出，输入到连接器J4 ；从集成电路Ul的195脚、194脚、193脚输出，输入到集成电路U5的3脚、2脚、I脚，从集成电路U5的6脚输出，输入到连接器J5;从集成电路Ul的197脚、196脚、188脚输出，输入到集成电路U6的3脚、2脚、I脚，从集成电路U6的6脚输出，输入到连接器J6;从集成电路Ul的185脚、184脚、183脚输出，输入到集成电路U7的3脚、2脚、I脚，集成电路U7的6脚输出，输入到连接器J7。当信号从连接器J8输入时，工作原理类似。
【主权项】
1.一种基于FPGA的三角波信号发生器，其特征在于它具有: 对电路进行控制的FPGA电路； 三角波产生电路，该电路的输入端接F PG A电路的输出端； 通信电路，该电路与FPGA电路相连。2.根据权利要求1所述的基于FPGA的三角波信号发生器，其特征在于所述的三角波产生电路为:集成电路U9的6脚接电阻Rl的一端并接连接器几的2脚、7脚接电路Rl的另一端并接连接器J9的I脚、8脚接5V电源、5脚接地，集成电路U9的4脚?I脚依次接集成电路Ul的108脚、113脚、116脚、117脚，集成电路U8的16脚接连接器J8的3脚、17脚接连接器J8的2脚、7脚接电容Cl的一端、3脚接电容C3的一端、15脚接集成电路Ul的156脚、13脚接集成电路Ul的158脚、6脚接电容C2的一端、5脚接电容C2的另一端、4脚接电容C4的一端、2脚接电容C4的另一端、20脚和19脚接3V电源、18脚和I脚以及14脚接地，电容Cl和电容C3的另一端接地，连接器J8的I脚接地;集成电路U8的型号为SP3223、集成电路U9的型号为MAX485。3.根据权利要求1所述的基于FPGA的三角波信号发生器，其特征在于所述的FPGA电路为:集成电路Ul的108脚、113脚、116脚、117脚、156脚、158脚接通信电路，集成电路Ul的139脚接晶振Yl的4脚，集成电路Ul的155脚、149脚、147脚、148脚、34脚、35脚、36脚、25脚、33脚、32脚、26脚、146脚、145脚依次接连接器Jl的14脚?2脚，集成电路Ul的218脚?216脚、213脚、208脚、207脚、204脚?202脚、195脚?193脚、197脚、196脚、188脚、185脚?183脚接三角波产生电路，集成电路Ul的191脚、110脚、90脚、72脚、211脚、229脚接1.5V电源，集成电路Ul的92脚、70脚、112脚、157脚、130脚、172脚、209脚、231脚、189脚22脚、51脚、9脚接3V电源，集成电路Ul的154脚、27脚接Al.5V电源，集成电路Ul的91脚、89脚、71脚、52脚、10脚、109脚、40脚、230脚、192脚、69脚、111 脚、129脚、212脚、142脚、171 脚、232脚、210脚、190脚、151 脚、150脚、31脚、30脚接地，连接器JI的I脚接地;集成电路UI的型号为EPIC6Q240C6，晶振YI的型号为JHY50M。
【文档编号】H03K4/06GK205596080SQ201620284522
【公开日】2016年9月21日
【申请日】2016年4月7日
【发明人】党学立, 王憨鹰, 敦敏
【申请人】榆林学院