基于fpga的pwm波信号发生器的制造方法
【专利摘要】一种基于FPGA的PWM波信号发生器,它具有对对电路进行控制的FPGA电路；PWM波产生电路，该电路的输入端接FPGA电路的输出端；通信电路，该电路与FPGA电路相连，该装置设计合理、电路简单、集成度高、外围元件少、可重复使用、具有多种对外接口便于与外围设备通信和配置波形，可应用于实验室PWM波信号发生装置。
【专利说明】
基于FPG A的PWM波信号发生器
技术领域
[0001]本实用新型属于直接或经频率变换产生振荡的设备或装置技术领域，具体涉及到基于FPGA的PffM波信号发生器。
【背景技术】
[0002]FPGA是可编程逻辑阵列，现代生产工艺的发展使FPGA的成本越来越低，且FPGA具有灵活可配置的特点，使用起来非常方便，逐渐取代专用集成电路ASIC，越来越受到设计者的青睐。HVM就是脉冲宽度调制，也就是占空比可变的脉冲波形。HVM波形用途较广，例如变频，调速，及数字信号处理中等。一个频率、幅度、占空比等可调的PWM信号对系统性能的提升有举足轻重的重作用。对使用者来说，完全理解PWM原理，灵活运用在现实生活中，相对比较困难。目前，PWM波信号产生电路主要是由单片机控制电路来实现的，以及DSP处理器控制电路来实现。这些产生PWM波信号的电路，存在以下不足:
[0003]1.装置体积较大，成本高；
[0004]2.电路设计较复杂，外围元件多；
[0005]3.携带不便、调试不灵活。
【发明内容】
[0006]本实用新型所要解决的技术问题在于克服上述HVM波信号发生器的不足，提供一种设计合理、电路简单、可靠性高、外围元件少、可重复使用、具有多种对外接口便于与外围设备通信和配置波形的基于FPGA的PffM波信号发生器。
[0007]解决上述技术问题采用的技术方案是:它具有:对电路进行控制的FPGA电路;PWM波产生电路，该电路的输入端接FPGA电路的输出端;通信电路，该电路与FPGA电路相连。
[0008]本实用新型的PffM波产生电路为:集成电路U3的13脚?28脚、9脚、12脚?10脚依次接集成电路Ul的I脚?3脚、6脚?8脚、10脚、11脚、13脚、28脚、30脚、31脚、33脚、34脚、38脚、39脚、43脚、44脚、46脚、49脚，集成电路U3的6脚通过电阻Rl接地并通过电阻R2和电阻R3接集成电路U3DE 4脚、3脚接连接器J3的2脚、7脚接15V电源的正极、8脚接15V电源的负极、I脚和2脚接地，集成电路U4的3脚?I脚依次接集成电路Ul的51脚?53脚、4脚接5V电源、5脚接地、6脚接连接器J3的4脚，连接器J3的I脚、3脚、5脚接地;集成电路U3的型号为DAC715UL、集成电路U4的型号为DAC7 311。
[0009]本实用新型的FPGA电路为:集成电路Ul的24脚接晶振Yl的4脚，集成电路Ul的126脚、125脚、121脚、120脚、58脚?60脚、64脚?68脚、70脚、71脚、73脚、74脚接通信电路，集成电路Ul的15脚、20脚、16脚、18脚、94脚、96脚、97脚、21脚、12脚、92脚、14脚、9脚依次接连接器Jl的14脚?3脚，集成电路Ul的I脚?3脚、6脚?8脚、10脚、11脚、13脚、28脚、30脚、31脚、33脚、34脚、38脚、39脚、43脚、44脚、46脚、49脚、51脚?53脚接P丽波产生电路，集成电路Ul的5脚、29脚、45脚、61脚、78脚、102脚、116脚、134脚接1.2V电源，集成电路Ul的139脚、130脚、122脚、117脚、93脚、81脚、62脚、56脚、47脚、40脚、26脚、17脚接3V电源，集成电路Ul的109脚、37脚接Al.2V电源，集成电路Ul的107脚、35脚接2.5V电源，集成电路Ul的4脚、19脚、22脚、27脚、41脚、48脚、57脚、63脚、140脚、131脚、123脚、118脚、95脚、82脚、79脚、108脚、36脚接地，晶振YI的I脚接3V电源、3脚接地，连接器JI的I脚接地；集成电路Ul的型号为EP4CE6E22C7，晶振 Yl 的型号为 JHY50M。
[0010]由于本实用新型采用集成电路Ul作为FPGA芯片，通信电路产生信号输入到FPGA电路，由集成电路Ul产生并口读写控制逻辑，将接收到的数据进行处理，集成电路Ul产生了 2种数模转换的控制逻辑，将处理后的数据传送到PWM波产生电路，该装置设计合理、电路简单、集成度高、外围元件少、可重复使用、具有多种对外接口便于与外围设备通信和配置波形，可应用于实验室PWM波信号发生装置。
【附图说明】
[0011]图1是本实用新型电气原理方框图。
[0012]图2是图1中FPGA电路和通信电路的电子线路原理图。
[0013]图3是图1中PffM波产生电路和通信电路的电子线路原理图。
【具体实施方式】
[0014]下面结合附图和实施例对本实用新型做进一步详细说明，但本实用新型不限于这些实施例。
[0015]实施例1
[0016]在图1中，本实用新型基于FPGA的P丽波信号发生器由FPGA电路、P丽波产生电路、通信电路连接构成，FPGA电路的输出端接PWM波产生电路的输入端，FPGA电路与通信电路相连。
[0017]在图2中，本实施例的FPGA电路由集成电路Ul、晶振Y1、连接器JI连接构成，集成电路Ul的型号为EP4CE6E22C7，晶振Yl的型号为JHY50M。集成电路Ul的24脚接晶振Yl的4脚，集成电路Ul的126脚、125脚、121脚、120脚、58脚?60脚、64脚?68脚、70脚、71脚、73脚、74脚接通信电路，集成电路Ul的15脚、20脚、16脚、18脚、94脚、96脚、97脚、21脚、12脚、92脚、14脚、9脚依次接连接器JI的14脚?3脚，集成电路Ul的I脚?3脚、6脚?8脚、1脚、11脚、13脚、28脚、30脚、31脚、33脚、34脚、38脚、39脚、43脚、44脚、46脚、49脚、51脚?53脚接P丽波产生电路，集成电路Ul的5脚、29脚、45脚、61脚、78脚、102脚、116脚、134脚接1.2V电源，集成电路Ul的139脚、130脚、122脚、117脚、93脚、81脚、62脚、56脚、47脚、40脚、26脚、17脚接3V电源，集成电路Ul的109脚、37脚接Al.2V电源，集成电路Ul的107脚、35脚接2.5V电源，集成电路Ul的4脚、19脚、22脚、27脚、41脚、48脚、57脚、63脚、140脚、131脚、123脚、118脚、95脚、82脚、79脚、108脚、36脚接地，晶振Yl的I脚接3V电源、3脚接地，连接器Jl的I脚接地。
[0018]在图3中，本实施例的P丽波产生电路由集成电路U3、集成电路U4、电阻Rl?电阻R3、连接器J3连接构成，集成电路U3的型号为DAC715UL、集成电路U4的型号为DAC7311。集成电路U3的13脚?28脚、9脚、12脚?10脚依次接集成电路Ul的I脚?3脚、6脚?8脚、10脚、11脚、13脚、28脚、30脚、31脚、33脚、34脚、38脚、39脚、43脚、44脚、46脚、49脚，集成电路U3的6脚通过电阻Rl接地并通过电阻R2和电阻R3接集成电路U3DE 4脚、3脚接连接器J3的2脚、7脚接15V电源的正极、8脚接15V电源的负极、I脚和2脚接地，集成电路U4的3脚?I脚依次接集成电路Ul的51脚?53脚、4脚接5V电源、5脚接地、6脚接连接器J3的4脚，连接器J3的I脚、3脚、5脚接地。
[0019]在图2、3中，本实施例的通信电路由集成电路U2、集成电路U5、电阻4?电阻R7、电容Cl、电容C2、连接器J1、连接器J4连接构成，集成电路U2的型号为MAX481、集成电路U5的型号为ET245RL。集成电路U2的4脚?I脚依次接集成电路Ul的126脚、125脚、121脚、120脚，集成电路U2的6脚和7脚依次接连接器J2的2脚和I脚、5脚接地、8脚接5V电源，集成电路U5的12脚通过电阻4接5V电源并接连接器J4的I脚、16脚通过电阻R5接连接器J4的2脚、15脚通过电阻R6接连接器J4的3脚、19脚通过电阻R7接5V电源并接电容CI的一端、17脚接电容C2的一端，集成电路U5的I脚、5脚、3脚、11脚、2脚、9脚、1脚、6脚、23脚、22脚、13脚、14脚依次接集成电路Ul的58脚?60脚、64脚?68脚、70脚、71脚、73脚、74脚，集成电路U5的20脚接5V电源、4脚接3V电源、25脚、7脚、18脚、21脚、26脚接地，电容Cl和电容C2的另一端接地，连接器J4的4脚、5脚、6脚接地。
[0020]本实用新型的工作原理如下:
[0021 ]系统上电，集成电路UI开始初始化，当有信号从连接器J4的2脚、3脚输出，经过电阻R5、R6输入到集成电路U5的15脚、16脚，控制信号从集成电路U5的22脚、23脚、13脚、14脚输出，输入到集成电路Ul的70脚、71脚、73脚、74脚;数据信号从集成电路U5的I脚、5脚、3脚、11脚、2脚、9脚、10脚、6脚输出，输入到集成电路Ul的58脚?60脚、64脚?68脚。由于集成电路Ul内部产生了并口读写的控制逻辑，集成电路Ul开始接收并口的数据，并将数据进行处理。与此同时，集成电路Ul产生了2种数模转换的控制逻辑。其中，一种转换逻辑，控制信号从集成电路Ul的43脚、44脚、46脚、49脚输出，输入到集成电路U3的9脚、12脚、11脚、1脚;数据信号从集成电路Ul的I脚?3脚、6脚?8脚、10脚?11脚、13脚、28脚、30脚?31脚、33脚?34脚、38脚?9脚输出，输入到集成电路U3的13脚?28脚，从集成电路U3的3脚输出，输入到连接器J3;另一种转换逻辑，控制信号从集成电路Ul的52脚、53脚输出，输入到集成电路U4的2脚、I脚;数据信号从集成电路Ul的51脚输出，输入到集成电路U4的3脚，从集成电路U4的6脚输出，输入到连接器J3。
【主权项】
1.一种基于FPGA的PffM波信号发生器，其特征在于它具有: 对电路进行控制的FPGA电路； PWM波产生电路，该电路的输入端接FPGA电路的输出端； 通信电路，该电路与FPGA电路相连。2.根据权利要求1所述的基于FPGA的PWM波信号发生器，其特征在于所述的P丽波产生电路为:集成电路U3的13脚?28脚、9脚、12脚?1脚依次接集成电路Ul的I脚?3脚、6脚?8脚、10脚、11脚、13脚、28脚、30脚、31脚、33脚、34脚、38脚、39脚、43脚、44脚、46脚、49脚，集成电路U3的6脚通过电阻Rl接地并通过电阻R2和电阻R3接集成电路U3DE 4脚、3脚接连接器J3的2脚、7脚接15V电源的正极、8脚接15V电源的负极、I脚和2脚接地，集成电路U4的3脚?I脚依次接集成电路Ul的51脚?53脚、4脚接5V电源、5脚接地、6脚接连接器J3的4脚，连接器J3的I脚、3脚、5脚接地;集成电路U3的型号为DAC715UL、集成电路U4的型号为DAC7311。3.根据权利要求1所述的基于FPGA的P丽波信号发生器，其特征在于所述的FPGA电路为:集成电路Ul的24脚接晶振Yl的4脚，集成电路Ul的126脚、125脚、121脚、120脚、58脚?60脚、64脚?68脚、70脚、71脚、73脚、74脚接通信电路，集成电路Ul的15脚、20脚、16脚、18脚、94脚、96脚、97脚、21脚、12脚、92脚、14脚、9脚依次接连接器Jl的14脚?3脚，集成电路Ul的I脚?3脚、6脚?8脚、10脚、11脚、13脚、28脚、30脚、31脚、33脚、34脚、38脚、39脚、43脚、44脚、46脚、49脚、51脚?53脚接P丽波产生电路，集成电路Ul的5脚、29脚、45脚、61脚、78脚、102脚、116脚、134脚接1.2V电源，集成电路Ul的139脚、130脚、122脚、117脚、93脚、81脚、62脚、56脚、47脚、40脚、26脚、17脚接3V电源，集成电路Ul的109脚、37脚接Al.2V电源，集成电路Ul的107脚、35脚接2.5V电源，集成电路Ul的4脚、19脚、22脚、27脚、41脚、48脚、57脚、63脚、140脚、131脚、123脚、118脚、95脚、82脚、79脚、108脚、36脚接地，晶振Yl的I脚接3V电源、3脚接地，连接器Jl的I脚接地;集成电路Ul的型号为EP4CE6E22C7，晶振Yl的型号为JHY50M。
【文档编号】H03K7/08GK205596087SQ201620302039
【公开日】2016年9月21日
【申请日】2016年4月12日
【发明人】党学立, 李艳, 敦敏
【申请人】榆林学院