专利名称：图像信号处理装置及其处理方法
本申请是申请号为94103979.X的专利申请的分案申请。
下面，说明现有的具有MUSE处理集成块和NTSC处理集成块的TV接收机的动作。在MUSE制式的标准规格中，采样频率为16.2MHz，一行扫描线的像素点数为480个，扫描线为1125行；在NTSC制式的标准规格中，采样频率为14.3MHz，一行扫描线的像素点数为910个，扫描线为525行。
MUSE处理集成块将接收的MUSE信号译码为Y、R-Y、B-Y信号。在MUSE信号中，为了将高清晰电视信号放到指定的传送频带宽度内，利用在静止画面下前一场的像素和现在一场的像素一致以及人的视觉对活动画面分辨能力低下的特点而进行像素数据的频带压缩。因此，在MUSE处理集成块中，对静止画面和活动画面进行不同内容的处理。静止画面处理的主要顺序是(1)帧间内插，(2)场间内插。静止画面中1个画面的数据是分成4个场传送的，所以，输出各场的像素合成结果。活动画面处理的主要顺序是(1)场内内插，(2)频率变换。对于活动画面，不能利用前一场的数据，所以，从现在一场的数据利用内插法生成所需的像素。
另一方面，NTSC处理集成块将接收的NTSC信号译码为Y，R-Y，B-Y信号。由于NTSC信号是将亮度信号Y和色信号C混合后传送的，所以，必须进行Y/C分离处理。NTSC处理集成块中的主要处理是Y/C分离。每隔1行扫描线和每隔1帧，C信号的位相发生一次反相，所以，如果对现像素和1行扫描线前的像素进行加法运算，就可以只抽出Y信号，如果进行减法运算，就可以只抽出C信号。但是，只偏离一行扫描线的像素由于实际上位置不同，所以，还不能直接实现完全的Y/C分离。因此，根据上下行的平均值模拟地求出与现像素同一位置的像素后再进行加减运算，以完成Y/C分离。静止画面通过利用1帧前的像素就可以实现完全的Y/C分离。
上述现有的TV接收机内装有与每一种广播制式对应的多个集成块，根据接收的信号转换使用集成块，所以，有成本高的缺点。另外，为了与今后开始的广播方式相适应就必须开发新的集成块，所以还有开发时间长、开发成本高的问题。
此外，在上述现有的TV接收机中，向CRT输出画面时，为了实现水平及垂直同步，对于MUSE制式频率为16.2MHz、NTSC制式频率为14.3MHz的情况必须使用频率随输入图像信号不同而不同的系统时钟使TV接收机全体动作。另外，想实现高速图像处理时，为了使位相一致而要根据采样时钟进行的处理就成为障碍。所以，不能提高系统时钟的频率(即处理频率)。作为不提高系统时钟的频率而使处理高速化的方法，可以考虑进行并行处理，但是，这样将会增加大量硬件。
本发明的第1个目的旨在提供一种图像信号处理装置及其处理方法，它可使硬件对不同的广播方式共用，且用软件进行处理的转换。
本发明的第2个目的在于要能保持输入输出期间的同步，并处理频率比图像信号的采样频率更高的该图像信号。
按照这样的结构，各种方式的信号处理可以共用一个并行积和运算器。另外，分别设置在输入端和输出端的存储器可以吸收处理装置的处理速度与输入输出速率之差。
为了达到上述第2个目的，本发明采用的图像信号处理装置的结构具有第1及第2存储器、地址生成器和处理装置，第1及第2存储器分别用于存储多个像素数据；地址生成器用于以使对图像信号采样后得到的像素数据与同步信号同步地顺序写入上述第1存储器的方式生成该第1存储器的写入地址，并以使与上述同步信号同步地从上述第2存储器顺序读出像素数据的方式生成该第2存储器的读出地址；处理装置用于分别以比上述图像信号的采样频率高的动作频率从上述第1存储器读出像素数据和处理该读出的像素数据以及将处理过的像素数据写入上述第2存储器。
按照这样的结构，例如，根据地址可以识别第1存储器中的1行扫描线的最前面的像素数据，处理器可以与同步信号无关地保持像素位置的同步，并进行处理。因此，可以用与输入图像信号的采样频率不同的动作频率进行处理。
图2是图1中的并行积和运算器、输入输出寄存器和各个积和系数寄存器的内部结构框图。
图3是表示图1所示TV接收机的简要动作的主程序的流程图。
图4是表示图1所示TV接收机的简要动作的中断处理程序的流程图。
图5是表示采用查询方式时图1所示TV接收机的简要动作的流程图。
图6是图1的TV接收机中NTSC制式的输入像素数据的构成图。
图7是图1的TV接收机中用于NTSC制式的Y分离的积和系数的构成图。
图8是图1的TV接收机中用于NTSC制式的C分离的积和系数的构成图。
图9是表示在图1的TV接收机中进行用于NTSC制式的Y分离的积和运算时向输入输出寄存器及积和系数寄存器进行数据设定的说明图。
图10是进行用于C分离的积和运算时的与图9一样的图。
图11是表示图1的TV接收机中进行NTSC制式的Y/C分离处理的详细步骤图。
图12是进行图11中“A”内处理的中央运算处理装置及并行积和运算器的时序图。
图13是表示图1的TV接收机中进行MUSE制式的图象处理的流程图。
图14是为进行图13中的场内内插处理及动态检测而向输入输出寄存器和积和系数寄存器进行数据设定以及运算结果的存储状况的说明图。
图15是按图14的动态检测结果进行活动画面判定的说明图。
图16是对图13中的反射畸变进行除去处理和抽出反射畸变成分时与图14一样的图。
图17是按照图16的运算结果判断帧间反射畸变成分和场间反射畸变成分的大小的说明图。
图18是在图1的TV接收机中进行MUSE制式图像处理的详细步骤的流程图。
图19是本发明第2实施例的TV接收机的结构框图。
图20是图19中输入端帧存储器的地址变换图。
图21是图19中输入端存储器控制器的简要动作的流程图。
图22是图19的TV接收机动作的时序图。
图23是表示图19中输入端帧存储器的变换变形例的图。
图24是本发明第3实施例的TV接收机的结构框图。
图25是本发明第4实施例的TV接收机的结构框图。
图26是图19中处理器内部结构的框图。
图27是图26中的垂直滤波器的电路图。
图28是图26中的水平滤波器的部分电路图。
图29是图26中的处理器处理内容的流程图。
图30是图26中的处理器的处理内容的变形例子的流程图。
下面，参照
本发明的实施例中与MUSE/NTSC对应的TV接收机。
具体实施例方式
(实施例1)图1是本发明第1实施例的TV接收机的结构框图。图中，处理器100包括并行积和运算器101、比较器102、输入输出寄存器103、积和系数寄存器104、中央运算处理装置(CPU)105、指令高速缓冲存储器106、数据存储器107、总线控制器108、中断控制器112和DMA控制器113。其中，并行积和运算器101、比较器102、输入输出寄存器103和积和系数寄存器104是构成相对中央运算处理装置105的子处理器。中央运算处理装置105、指令高速缓冲存储器106及总线控制器108通过指令总线109相互连接。另外，子处理器(由101-104单元构成)、中央运算处理装置105、数据存储器107和总线控制器108通过数据总线110相互连接。
MUSE同步电路114将接收的MUSE信号按采样频率16.2MHz进行A/D变换后，将它与同步信号一起输出。NTSC同步电路115将接收的NTSC信号按采样频率14.3MHz进行A/D变换后，将它与同步信号一起输出。两个同步电路114、115分别具有对接收的信号进行统调及读取所选频道之图像信号的功能。转换装置120用于切换MUSE信号和NTSC信号，将其供给输入端的帧存储器116。即，帧存储器116是用来存储输入像素的存储器。117是用于存储显示图象所用数据的输出端的帧存储器。CRT显示控制器118根据MUSE同步电路114和NTSC同步电路115的同步信号切换画面尺寸，并使输出端帧存储器117的数据在CRT131上进行显示。即，输入端及输出端的帧存储器116、117对MUSE制式和NTSC制式是共用的。
控制信号输入器121根据例如以从该TV接收机的遥控器发出的频道变更要求及音量变更要求等为内容的外部控制信号，向处理器100传送中断信号，它具有用以保持所设定的频道序号等的内部寄存器。122是用于存储处理器100应执行的程序的程序存储器。123是声音处理器，用来接收输入端的帧存储器116供给的声音信号，并根据处理器100的信号设定音量。132是扬声器(喇叭)。处理器100、MUSE同步电路114、NTSC同步电路115、切换装置120、两个帧存储器116、117、控制信号输入器121、程序存储器122及声音处理器123通过系统总线119相互连接。
图2是表示图1中的并行积和运算器101、输入输出寄存器103和积和系数寄存器104各自内部结构的框图。图2中，201-216是构成输入输出寄存器103一部分的16个输入寄存器，是分别用于存储像素数据的8位寄存器。这些输入寄存器还可以存储经数据总线110供给的并行积和运算器101或比较器102的输出。282是构成同一输入输出寄存器103一部分的输出寄存器，用于存储并行积和运算器101的运算结果。241-256是构成积和系数寄存器104一部分的16个系数寄存器，是分别用于存储进行积和运算所使用的系数的4位寄存器。
221-236是构成并行积和运算器101一部分的16个乘法器，分别用于计算输入寄存器201-216存储的数据与系数寄存器241-256存储的数据之积。261-275是构成同一并行积和运算器101一部分的连接成树状的15个加法器，用于对各乘法器221-236的运算结果进行加法运算。281是构成同一并行积和运算器101一部分的先行进位电路(CLA)，它具有将冗长的2进位数的加法运算结果变换为2进位数的作用。各个加法器261-275的结构也可以不通过CLA281而通过数据总线110直接将运算结果写入输入输出寄存器103。
下面，利用图3和图4说明具有上述结构的本实施例TV接收机的简要动作。图3是主程序流程图，图4是中断处理程序的流程图。
如图3所示，开关接通时，使处理器100复位(S1000)，处理器100从程序存储器122的起始地址开始执行程序。于是，处理器100内部设置的并行积和运算器101、比较器102、输入输出寄存器103、积和系数寄存器104、中央运算处理装置105、指令高速缓冲存储器106、数据存储器107、总线控制器108、中断控制器112和DMA控制器113分别进行初始化(S(1001)。构成程序的各个指令从程序存储器122通过总线控制器108和指令总线109输入中央运算处理装置105，同时，还存储到指令高速缓冲存储器106内。这样，由于可以从第2次开始高速化读出指令，故可以进行高速图像处理。
其次，根据初始化时设定的频道检测广播方式(S1002)，根据广播方式判别(S1003)的结果，分为MUSE处理(S1005)或NTSC处理(S1004)。之后，就成为无限循环，直至输入中断信号为止，一直分别进行图像处理。
在MUSE处理(S1005)过程中，有频道变更求时，将控制信号输送给控制信号输入器121，在该控制信号输入器121的内部寄存器中设定频道号。由此，中断信号便从控制信号输入器121输出到处理器100内的中断控制器112，初始化时设定的中断电平的信号便从中断控制器112输出到中央运算处理装置105，从而产生中断(S1015)，转向图4的中断处理程序(S1006)。在NTSC处理(S1004)过程中发生频道变更要求时，同样也发生中断(S1014)，转向同一中断处理程序(S1006)。
在图4所示的中断处理程序中，经过音量设定等系统控制处理(S1007)后，从检测中断原因是否为频道的设定变更的频道切换程序(S1008)转向上述广播方式检测程序(S1002)。在分支前的广播方式检测程序(S1002)中，根据在控制信号输入器121的内部寄存器中设定的频道序号检测广播方式。并且，根据广播方式判别(S1003)的结果，转向MUSE处理(S1005)或NTSC处理(S1004)。如前所述，MUSE处理和NTSC处理的各程序(S1005，S1004)分别为无限循环，所以，始终执行相同的处理程序直至进入下一个中断。
在MUSE或NTSC的处理(S1005，S1004)过程中发生音量变更要求时，同样发生中断(S1005，S1004)，转向中断处理程序(S1006)。在中断处理程序中，通过系统控制处理(S1007)，将音量设定信号输送给声音处理器123。这时，与频道的切换不同，必须继续进行中断发生时刻的处理(S1005，S1004)，所以，执行(S1010)的返回指令。中断原因为开关断开时，在图4的中断处理程序中，经过开关断开检查(S1009)后执行结束处理(S1011)，从而停止处理。
上面，说明了中断处理方式时的TV接收机的简要动作，但是，也可以采用图5所示的查询方式。图5中，S1201、S1200是控制信号判别程序。按照查询方式，在时行MUSE处理(S1005)或NTSC处理(S1004)之后，中央运算处理装置105从控制信号输入器121的内部寄存器读取并识别是否输入了控制信号(有无频道切换等)(S1201，S1200)，然后进行处理。控制信号输入器12的内部寄存器的读取经系统总线119进行。例如，在MUSE处理(S1005)过程中控制信号输入到控制信号输入器121时，从控制信号判别程序(S1201)转向系统控制处理(S1007)。于是，可以实现和上述中断处理方式时一样的功能。
下面，说明关于MUSE处理(S1005)和NTSC处理(S1004)过程中处理器100的内部详细动作。其中，对于MUSE处理以场内内插和反射畸变除去为例进行说明；对于NTSC处理，以Y/C分离为例进行说明。
首先，利用图6-图12说明关于NTSC制式的Y/C分离的动作，图6是NTSC制式的输入像素数据的构成图，图7和图8是用于Y/C分离的积和系数的构成图。其中是，假定各像素是用4fsc(彩色副载频的4倍，即14.3MHz)的频率进行采样。
图6中，P1-P15是5个像素×3行扫描线的像素。通过分别对这些像素乘上指定的系数调整步伐而实现Y/C分离。以中央的像素P8作为运算对象像素时用于亮度信号Y的分离的积和系数值示于图7。空白的像素的积和系数为0，该积和运算为P1+2*P3+P5+2*P6+4*P8+2*P10+P11+2*P13+P15…(1)利用该积和运算分离出Y信号。另外，用于彩色信号C的分离的积和系数值示于图8。图中的积和运算为P1-2*P3+P5-2*P6+4*P8-2*P10+P11-2*P13+P15…(2)利用该处理分离出C信号。与运算对象像素P8相邻的8个像素的数据包含在两个积和运算式(1)，(2)中，是考虑到运算对象像素与相邻的像素的连续性。
进行用于Y分离的积和运算(1)时的数据设定示于图9。图6的像素数据p1-p15分别存储在15个输入寄存器201-215内，图7的积和系数存储在相同的15个系数寄存器241-255内。其中，和像素p2、p4、p7、p9、p12、p14对应的积和系数为0。另外，由于第16个输入寄存器216未使用，所以，在与其对应的系数寄存器256中设定为0，进行C分离的积和运算(2)时，如图10所示，系数寄存器241-255的内容重写为图8的积和系数。
图11中以PAD(Problem Analysis Diagram)的形式示出了处理器100进行NTSC处理(图3中的S1004)的详细顺序。为了通过总线控制器108将3行扫描线的像素数据从输入端的帧存储器(外部存储器)116以DMA方式传送给数据存储器(内部存储器)107，中央运算处理装置105将传送开始地址和传送数据数设定到DMA控制器113的指令寄存器内。这样，为了后面的处理数据存储器107而被初始化。数据传送结束，利用DMA控制器113输出的中断信号通过中断控制器112通知中央运算处理装置105。
然后，为了进一步将1行扫描线的像素数据从输入端的帧存储器116以DMA方式传送给数据存储器107而向DMA控制器113发出指令。接着，中央运算处理装置105起动并行积和运算器101，用以进行Y/C分离的运算。即，将像素数据分别设定到输入输出寄存器103的输入寄存器201-215内，将积和系数分别设定到积和系数寄存器104的系数寄存器241-256内(参见图9)，然后，并行积和运算器101进行Y分离的积和运算。接着，在改变积和系数的设定(参见图10)之后，并行积和运算器101进行C分离的积和运算。从输入输出寄存器103读出各个运算结果后，存储到数据存储器107内(图11中的“A”处理)。对1行扫描线的各像素反复进行该处理“A”。1行扫描线的Y/C分离处理完成之后，中央运算处理器105向DMA控制器113发出指令，用于将1行扫描线的运算结果以DMA方式从数据存储器107传送给输出端的帧存储器(外部存储器)117。以上的处理，对1个画面的各行扫描线反复进行。
图12是关于图11中“A”处理的中央运算处理装置105和并行积和运算器101的时序图。执行COexe(子处理器起动)指令时，并行积和运算器101起动，将像素数据从数据存储器107存入到输入寄存器201-215中。在下一个周期中，由并行积和运算器101进行Y分离的运算，而在再下一个周期中，由并行只和运算器101进行C分离的运算。在并行积和运算器101进行Y/C分离的运算期间，中央运算处理器105按照ADD(加法运算)指令进行地址的增量运算，按照BNE(条件转移)指令判断1行扫描线的像素处理是否已结束。当Y/C分离的运算结束时，中央运算处理装置105按照ST(存储)指令将运算结果存储到数据存储器107内。反复进行以上的动作，就可以高速地处理NTSC制式的Y/C分离。
本实施例的Y/C分离是二维的情况，但是，本发明也可以适用于进行场内运算的三维Y/C分离。
下面，利用图13-图18详细说明MUSE制式的亮度信号Y的处理。
图13是MUSE制式中图像处理的流程图。为简化处理，对于输入的MUSE信号不区别活动画面/静止画面进行场内内插处理601。这时，由于对静止画面发生反射畸变，故接着进行反射畸变除去处理602。与该反射畸变除去处理602并行地进行用以判断输入图像是活动画面还是静止画面的动态检测603。如果动态检测603的结果是活动画面，则在合成处理604阶段选择场内内插处理601的结果；如果是静止画面，则选择反射畸变除去处理602的结果。
用于场内内插处理601和动态检测603的数据设定及运算结果的存储情况示图14。这里，在16个输入寄存器201-216中只有8个设定了像素数据。p0是和p8同一位置的2帧前的像素。进行的积和运算为q1＝p1+2*p2+p3 (3)q4＝p7+2*p8+p9 (4)m＝p0-p8(5)这些运算结果q1、q4、m分别存储到构成输入输出寄存器103一部分的3个输出寄存器283-285内。q1、q4是场内内插处理的结果，m是动态检测数据。
活动画面/静止画面的判别情况示于图15。通过将两个寄存器285、286分别供给的m值与阈值m0的绝对值在比较器102中进行比较，判断是活动画面还是静止画面。
反射畸变除去处理602和用以抽取反射畸变成分的数据设定及运算结果的存储情况示于图16。这里，在16个输入寄存器201-216中只有10个设定了包括场内内插处理601的结果在内的数据。进行的积和运算为r1＝q1+2*q4+p5 (6)r2＝q1+q4(7)s1＝-q1+2*q4-p5 (8)s2＝-q1+q4 (9)r1、r2、s1和s2这些运算结果分别存储到构成输入输出寄存器103一部分的4个输出寄存器287-290内。r1、r2是反射畸变(帧间，场间)的除去处理的结果，s1、s2是抽取的反射畸变成分(帧间，场间)。
判断反射畸变成为大小的情况示于图17。通过将分别从图16中的2个寄存器289、290供给的反射畸变成分s1、s2的绝对值在比较器102中进行比较，判断帧间反射畸变成分与场间反射畸变成分明个大。
用汇编语言写出用于以上MUSE处理的程序，则为LD 数据读入COexe1 场内内插A COexe2 反射畸变除去COexe3 活动画面判断BL 如果是活动画面则转向CNOP空操作COexe4 判断反射畸变成分的大小BL 如果场间反射畸变成分大于帧间反射畸变成分，则转向BLD 数据读入STr2 存储除去了帧间反射畸变的数据JMP转向ACOexe1 场内内插B STr1 存储除去了场间反射畸变的数据JMP转向ACOexe1 场内内插C LD 数据读入STr5 内插数据的存储JMP转向ACOexe1 场内内插其中，在JMP(无条件转移)指令的下一行所述的COexe1指令在该转移时执行。
图18是用流程图形式表示该程序的图。中央运算处理装置105首先根据LD(读入)指令读入数据(S901)。然后，按照COexe1指令进行图14的场内内插处理和动态检测(S902，S904)，按照COexe2指令进行图16的反射畸变除去处理及抽取畸变成分(S903)，按照COexe3指令进行图15的活动画面判断(S905)。利用该活动画面判断的结果，按照BL(条件转移)指令进行转移控制(S906)。即，如果是活动画面就进入S907，如果是静止画面就进入S910。
如果是活动画面，就按照LD指令进行下一个数据的读入(S907)，然后，按照ST指令将图14运算结果中的内插数据写入数据存储器107内(S908)。并且，通过执行JMP指令，在进行场内内插(S909)之后，回到S903。
如果是静止画面，就按照COexe4指令进行图17所示的帧间反射畸变成分与场间反射畸变成分的大小判断(S910)。利用该畸变判断的结果，按照BL指令进行转移控制(S911)。即，如果场间反射畸变成分大，则进入S912，如果帧间反射畸变成分大，就进入S915。
场间反射畸变成分大时，通过执行位于延迟槽(delay slot)中的LD指令，在读入下一个数据后(S912)，按照ST指令将除去了场间反射畸变的数据写入数据存储器107内(S(913)。并且，通过执行JMP指令，在进行场内内插(S914)之后，回到S903。
如果帧间反射畸变成分大，则通过执行LD指令读入下一个数据后(S915)，按照ST指令将除去了帧间反射畸变的数据写入数据存储器107内(S916)。并且，通过执行JMP指令，在进行场内内插(S917)之后回至S903。
通过反复进行上述动作可以高速地处理MUSE制式的图像处理。
在本实施例中，指令及数据是通过1条系统总线119传送的，但是，如果在处理器100上设置两个出入口，将交用于从程序存储器122向中央运算处理装置105传送指令和数据等的总线与在2个帧存储器116、117和数据存储器107之间进行数据的DMA传送的总线分离开，就可以使两者没有相互干涉，从而进行更高速的控制。也可以不设置DMA控制器113，而由中央运算处理装置105直接进行两个帧存储器116、117与数据存储器107之间的数据传送。另外，也可以采用行存储器、FIFO存储器等来代替两个帧存储器116、117。
在MUSE同步电路114或NTSC同步电路115与输入端的帧存储器116之间，还可以设置重新消除电路及波形均衡电路等。在处理器100与输出端的帧存储器117之间，也可以设置滤波处理电路等。
另外，也可以不像上述那样用1个处理器100顺序进行Y分离处理和C分离处理，而用多个处理器并行地进行上述2个处理。上述NTSC制式的Y/C分离的顺序，也可以适用于EDTV制式、EDTV II制式等需要进行Y/C分离的其它广播方式。对于PAL(Phase Alternation Line)制式的图像信号，通过改变程序和更换积和系数，也可以进行处理。
另外，本发明不限于TV接收机，也可以适用于VTR等其它图像信号处理装置。并行积和运算器101还可以作为声音处理的滤波器而使用。若改变对积和系数寄存器104的系数设定，就可以实现可变特性的声音滤波器。进而，如果将数字TV、或VTR、CD-ROM等其它装置的数字信号输入到系统总线119，则可知上述图像信号的情况一样对这些信号进行多种方式的处理。另外，也可以使用行波进位方式的加法器代替并行积和运算器101中的树状结构的加法器261-175。输入寄存器201-216及系数寄存器241-256各自的位结构不限于上述的结构(8位，4倍)。
(实施例2)图19是本发明第2实施例的TV接收机的构成图。这里，NTSC信号包含EDTV、EDTV II等的需要Y/C分离的信号。在图19中，1是MUSE同步电路，2是具有3个端口的输入端帧存储器，3是存储程序方式的处理器，4是具有2个端口的输出端帧存储器，6是NTSC同步电路，10是输入端的存储器控制器，11是用于存储处理器3的程序的ROM，12是从处理器3向输出端帧存储器4供给的写入地址，13是输出端的存储器控制器，14是从存储器控制器10供给输入端帧存储器2的写入地址，15是从存储器控制器13供给输出端帧存储器4的读出地址，16是从输入端存储器控制器10输往输出端存储器控制器13的定时信号，17是从处理器3向输入端帧存器2供给的读出地址，18是从输出端存储器控制器13输出的CRT同步信号，19是从处理器3向ROM11供给的读出地址，20是数据线，21是NTSC前处理装置，22是MUSE前处理装置，23是后处理装置，24是接收CRT同步信号18的显示控制器，25是CRT。
来自外部的输入信号(MUSE信号和NTSC信号)中分别含有同步信号和图像信号。在同步信号中有水平同步信号和垂直同步信号，每隔1行扫描线插入水平同步信号，每隔1场插垂直同步信号。在TV接收机中，必须利用调谐器对输入的广播信号进行统调，取出所选择的频道的信号，而在本实施例中，是由MUSE同步电路1和NTSC同步电路6进行的。频道的指定利用外部的控制信号进行。
MUSE信号输入到输入端存储器控制器10和MUSE同步电路1中。NTSC信号输入到输入端存储器控制器10和NTSC同步电路6中。MUSE同步电路1的输出通过MUSE前处理装置22与输入端帧存储器2相连接，NTSC同步电路6的输出通过NTSC前处理装置21与输入端帧存储器2相连接。MUSE前处理装置22是波形均衡电路或去加重滤波器，NTSC前处理装置21是消除重影电路，这些电路都是为了改善画面质量而使用的。输入端帧存储器2进而与处理器3相连接。ROM11、输入端存储器控制器10和输出端存储器控制器13通过数据线20与处理器3相连接。处理器3的输出通过垂直滤波器等的后处理装置23与输出端帧存储器4相连接。输出端帧存储器4的输出供给与CRT25相连接的显示控制器24。
从外部输入的MUSE信号由MUSE同步电路以16.2MHz进行采样后，通过前处理装置22存储到输入端帧存储器2内。另外，从外部输入的NTSC信号由NTSC同步电路6以14.3MHz进行采样后，通过前处理装置21存储到输入端帧存储器内。这时，各信号的像素数据被写入输入端帧存储器2的不同区域内，读出时根据地址选择MUSE像素或NTSC像素。
MUSE信号及NTSC信号还分别输入到输入端存储器控制器10，并由该存储器控制器10进行同步信号的检测。如果输入端存储器控制器10检测到了水平同步信号，则设定输入端帧存储器2的写入地址14。下面，利用图20说明这一处理。
图20是表示输入端帧存储器2的地址变换的一个例子。从a0到a3ff表示1行扫描线的像素存储区域。0-3ff为16进行数，是能用10位表示的范围。在本例中，若输入水平同步信号，则将输入端帧存储器2的写入地址14的下位10位设定为0，并且进行使其上位增量的处理。
例如，对于NTSC信号，以14.3MHz的采样频率采样时，水平采样数为910个采样点。用16进制数表示，则为0-38d。因此，将上位及下位地址设定为0后，如果边使地址增加边写入每1个像素，便可将1行扫描线的910个像素数据存储到a0-a38d内。其次，若输入同步信号，则将写入地址的下位10位取为0，还使上位增量。结果，便可将下一行扫描线存储到b0-b38d内。继续进行这样的处理，用存储器地址的下位10位表示1行扫描线中的像素位置，用上位位以表示扫描线序号的状态存储像素。
如果在这样的状态下将像素数据写入输入端帧存储器2内，即使未输入输入图像信号内的同步信号，处理器3也能识别出读出地址17的下位10位为0的地址是1行扫描线的像素数据最前面的数据，不采用像现有技术那样利用与输入信号的采样频率相同并且位相一致的系统时钟进行同步的图像处理，就可以进行非同步的并且发挥处理器处理的特征的高速处理。另外，还可以从任意的地址将所需数量的像素从输入端帧存储器2中取出进行图像处理。例如，可以取出为1行扫描线的像素数据一部分的a5-a100等任意的部分，再进行处理。这样，便可很容易地实现地址变换或画面扩大等处理。
图21是以流程图的形式表示输入端存储器控制器10的简要动作的图。输入端存储器控制器10在S401进行水平同步信号的检测。并且，判断检测结果(S402)。如果检测到水平同步信号，就在S405将向输入端帧存储器2写入的写入地址14的下位地址10位设定为0，并且使上位增量。另外，为了通知处理器3已存储完1行扫描线而产生中断信号(S406)。由于处理器3的处理比向输入端帧存储器2写入的写入动作速度高，故为了防止超过已输入完的像素进行处理，该中断信号通知处理器3已存储完1行扫描线。该中断信号通过数据线20通知处理器3。处理器3接收到中断信号、处理完1行扫描线的910个像素点后，进入待机状态。在未检测到水平同步信号期间，边增加写入地址14的下位地址(S403)，边将像素数据顺序写入输入端帧存储器2内(S404)。输出端存储器控制器13控制的帧存储器4的读出动作，除了输入端存储器控制器10基于时钟信号16这一点以外，均和图21一样。另外，也可以设定标志符代替中断信号(S406)来通知处理器3。
处理器3通过数据线20进行输入端存储器控制器10和输出端存储器控制器13的控制。检测到输入端存储器控制器10和输出端存储器控制器13的同步信号时的地址设定利用由处理器3预先设定的地址设定寄存器的内容进行。另外，处理器3将存储在输入端帧存储器2内的像素数据输入1行扫描线的量。进行各种广播方式所需的处理。如后面详细说明的那样，装在处理器3内部的信号处理器中包括图像处理所需要的水平滤波器、垂直滤波器和比较器等，利用总线开关可以切换这些硬件的连接。这些硬件由按照ROM11的程序而动作的控制器进行控制，分别进行MUSE/NTSC的信号处理。处理器3处理的结果，按照和图20所示的相同的存储器变换输给输出端帧存储器4。
输出端存储器控制器13利用输入端存储器控制器10的时钟信号16信号输出来自输出端帧存储器4的像素数据的读出地址15。即，当输入时钟信号16时，输出端存储器控制器13和输入端存储器控制器10一样，将读出的下位地址10位设定为0。从输出端帧存储器4读出的像素数据输出到显示控制装置24。另外，输出端存储器控制器13对显示控制器24输出用于CRT25中水平及垂直同步的CRT同步信号18。这样，便可正确地保持输送给CRT25的像素数据与CRT同步信号18的关系。
图22是总括上述TV接收机的动作的时间图。输入图像信号中含有同步信号，检测出水平同步信号后，和上述一样将输入端帧存储器2的写入地址14的下位地址设定为0。按照这样的动作，以后每过1个像素都使地址增加，并写入输入端帧存储器2内。由于在输入下一个水平同步信号时已把1行扫描线的像素数据存储到输入端帧存储器2内，故用中断信号通知处理器3。处理器3按照中断信号进行处理。在图22所示的例子中，处理器3按照约4倍于NTSC采样频率14.3MHz的频率(60MHz)的系统时钟而动作。处理结果写入输出端帧存储器4内。从输出端帧存储器4读出和向输入端帧存储器2写入用同一频率。根据抽取的同步信号将下位地址设定为0和将CRT同步信号18输出到显示控制器24，由此而保持同步。
如上所述，本实施例的特征是，输入端存储器控制10向输入端帧存储器2的写入和用处理器3的读出可以非同步地进行，并且从处理器3向输出端帧存储器4的写入和用输出端存储器控制器13的读出可以非同步地进行。另外，输入到输出端存储器控制器13的时钟信号16仅用于产生输出到CRT25的图像数据的输出时钟。如果在内部生成CRT25的同步信号，就会发生由于与广播台的频率有偏差而引起误动作，所以，该时钟信号16可用于进行修正。但是，如果能在内部精确地发生CRT同步信号18，也可以不生成时钟信号16。例如，如果将供给处理器3的系统时钟的频率分别精确地设定为，例如，接收MUSE信号时3倍于16.2MHz和接收NTSC信号时3倍于14.3MHz，就不需要从输入端存储器控制器10向输出端存储器控制器13输出时钟信号16。也可以在接收MUSE信号时转换为48.6MHz，接收NTSC信号时转换为42.9MHz。处理器3以公倍数的频率进行图像信号处理时也一样。
图23是表示输入端帧存储器2的变换变形例子的图。在图20中，用于NTSC信号时的采样点数在一条扫描线上只有910个，所以，未使用下位地址38d(16进制数)以后的存储器。相反，图23是有效地使用存储器的方法，是在存储器上顺序存储像素的方法。其中，当检测到垂直同步信号时，将下位地址设定为0，如果决定了水平方向的采样点数，以后读出时只要在地址上加上1行扫描线的采样点数，就可以根据地址识别各个像素的位置。利用这样的方法，处理器3只根据地址就可以识别并处理1行扫描线的像素数据，从而可以与采样非同步地进行图像处理。也可以几场中进行1次垂直同步信号对下位地址的0设定。另外，若存储器容量是1行扫描线采样点数的整数倍，则也可以只靠水平同步信号决定像素位置。
在本实施例中，是用输入端存储器控制器10检测同步信号的，也可以在外部检测出同步信号，将其结果输入到两个存储器控制器10和13。也可以是在两个存储器控制器10和13中利用MUSE同步电路1和NTSC同步电路6中同步信号检测结果的结构。微处理器3控制输入端存储器控制器10或输出端存储器控制器13时，也可以将两个存储器控制器10和13中的控制寄存器作为处理器3的存储器的一部分进行存取。另外，当输入同步信号时，是将下位地址设定为0，不过，也可以设定为其它值。例中，设定的是下位地址10位，但，也可以是其它位。例如，如果只和MUSE信号对应，由于输入的1行扫描线的采样点数为480个采样点，故可以取9位。另外，即使将1行扫描线的像素数据分到存储器的多个部分进行存储，则只要是能按照地址识别各像素位置的方法就可以。使用设定上位地址、使下位地址增量的方法也能实现。也可以使地址减量或者相隔2个以上地址的增量/减量。另外，同样对于垂直同步信号，当检测到垂直同步信号时，通过将上位地址的下位的位设定为0，同样可以识别场位置。
另外，在本实施例中，是对每1行扫描线进行处理器3的处理的，但是，也可以以数行扫描线或数场为单位进行处理。也可用处理器3实现前处理装置21、22以及后处理装置23的功能。使用专用硬件进行存取程序方式的处理器3所作的图像处理，也可以使处理速度提高到大于采样频率。另外，在本实施例中，是将由MUSE、NTSC存储到输入端帧存储器2内的地址存放到不同的区域，由来自输入端帧存储器2的读出地址进行切换的，也可以在前处理装置21、22和输入端帧存储器2之间设置选择器来选择MUSE/NTSC并将其输入输入端帧存储器2。另外，输出是采用CRT显示的，也可以连接及存入其它图像处理装置、机构等。
如合态清一等人在电视学会技术报告Vol 16，No.32，PP.13-18，ICS′92-40(June，1992)发表的“关于MUSE制式的色差信号处理的研究”一文所述的那样，具有将1个水平滤波器的输出供给1个垂直滤波器的TV接收机所用的数字滤波技术已为众所熟知。可以在水平滤波器和垂直滤波器之间设置3行扫描线的行存储器，从水平滤波器输出3行像素数据，在该像素数据填满行存储器时起动垂直滤波器。与此相反，将从帧存储器同时读出的3行像素数据分配给3个水不滤波器，只要采用将这3个水平滤波器的输出供给1个垂直滤波器的结构，就可从削减行存储器。具有适合于后者结构的适应性的处理器的结构示于图26。
图26是图19中的处理器3的内部结构例子及其外部连接的示意图。只是省略了图19中的后处理装置23。
在图26中，31是具有用于从输入存储器(帧存储器)2输入数据的3端输入端子，32是垂直滤波器，23是水平滤波器，51、52是用于切换垂直滤波器32和水平滤滤器33连接的总线开关，53是输出部分。处理器3的信号处理器42由垂直滤波器32、水平滤波器33、总线开关51、52和输出部分53构成。54是输入端的处理用存储器控制器，55是中央运算处理装置(CPU)，56是输出端的处理用存储器控制器。处理器3的控制器43由CPU55和处理用存储器控制器54及56构成。
处理器3的输入端子31与输入存储器2相连。输入端的总线开关51分别从端子31和输出端的总线开关52接收数据。垂直滤波器32和水平滤波器33分别处理从输入端的总线开关51供给的数据，并将其处理结果输出到输出端的总线开关52。输出端的总线开关52不仅将数据反馈给输入端的总线开关51，而且还将最终处理结果输出到输出部分53。输出部分53的输出被写入输出存储器(帧存储器)4。
输入端的处理用存储器控制器54向输入存储器2供给读出地址17，输出端的处理用存储器控制器54向输出存储器4供给写入地址12。读出地址17包括3个地址44、45、46，可用于同时从输入存储器2读出3行扫描线的像素数据。CPU55不令与处理器外部的ROM(图19中的11)相连接，而且还与垂直滤波器32、水平滤波器33、总线开关51、52及处理用存储器控制器54、56相连接，控制各个组件。
垂直滤波器32如图27所示，由系数寄存器301、乘法器302和加法器303构成。水平滤波器33如图28中示出的其三分之一那样，由系数寄存器301、乘法器302、加法器303及自锁电路304构成。即，滤波器32或33中任一个都可以通过设定系数寄存器301来改变滤波特性。特别是如图27所示的那样，垂直滤波器32具有2组系数寄存器301，可以实现系数切换的高速化。如果将多行像素数据输入到垂直滤波器32，就可以进行行间处理，如果将多场像素数据输入到同一垂直滤波器32，就可以进行场间处理，即时间滤波处理。还可以利用垂直滤波器32进行任意像素数据间的运算。在水平滤波器33中也可以设置多组系数寄存器。
按照图26的处理器3，只要设定了输入端和输出端的总线开关51、52，使得从输入存储器2读入的3行像素数据通过输入端子31输送给水平滤波器33，并将水平滤波器33的输出输入到垂直滤波器32。把垂直滤波器32的输出输入到输出部53，就可以实现削减了上述行存储器的、硬件数量较少的数字滤波结构。
下面，参照图29所示的流程图，说明处理器3的其它动作。假设在执行图29的程序之前，CPU55通过执行其它程序已设定了图27和图28所示的垂直滤波器32和水平滤波器33中的系数寄存器301。另外，假定为了使通过输入端子31输入的数据输给垂直滤波器32、而将垂直滤波器32的输出输给水平滤波器33，并且将水平滤波器33的输出输给输出部分，已利用程序控制预先设定了输入端和输出端的总线开关51及52。
首先，在S501，为了输入多场或多行数据，CPU55设定输入端的处理用存储器控制器54，将由从输入存储器2读出的地址44、45、46指定的数据读入输入端子31。读入的数据通过输入端总线开关51输送给垂直滤波器32。在S502，垂直滤波器32进行场间或行间处理。在S503，接收到垂直滤波器32的输出的水平滤波器33进一步进行信号处理。在S504，水平滤波器33的输出通过输出部分53写入输出到存储器4。这样，若按照图26的处理器3，就可通过垂直滤滤器处理将3行的像素数据变为1行之后，实现进行水平滤波器处理的数字滤波器的结构。
图30是增加了系数转换程序S510的算法，是改变系数设定、反复使用同一硬件的例子。例如，可以将水平滤波器33用作4MHz低通滤波器，接着转换系数，将同一水平滤波器33作为8MHz低通滤波器使用等，从而可以进行多种不同的处理。系数转换的时间是任意的，也可以在进行以行为单位等多次处理后转换系数。
另外，也可以采用为输入数据的比较处理而用的部件代替水平滤波器33。由于垂直滤波器处理和水平滤波器处理都可以利用积和运算而实现，所以，可以把垂直滤波器32和水平滤波器33作为具有相同硬件结构的积和运算器。如果采用使1个积和运算器的输出反馈给该积和运算器本身而反复进行积和运算的结构，就可以将垂直滤波器32和水平滤波器33合并为1个积和运算器，从而可以进一步削减硬件数量。当然，也可以将输入存储器2作为多个处理器的共用存储器。
(实施例3)图24是本发明第3实施例的TV接收机的构成图。图24与图19比较，不同点在于输入端存储器控制器10和输出端存储器控制器13之间没有用于传送时钟信号信号16的控制线，而增加了时钟生成电路27。
时钟生成电路27在输入MUSE/NTSC信号并检测出同步信号后，生成位相与同步信号一致的时钟，将它作为采样时钟输送给MUSE同步电路1和NTSC同步电路6。时钟生成电路27还生成用于使处理器3动作的系统时钟。该系统时钟的位相与同步信号一致，其频率设定为输入MUSE同步电路1或NTSC同步电路6的时钟频率的整数倍。这样，就可以使处理器3以比采样频率高的速度进行，从而可以非同步地进行处理。只要开始时设定了图像数据的输入时钟，以后微处理器3就可以根据地址计数器识别像素的输入状态，所以，可以省略用中断信号进行1行扫描线输入的通知。
如果使系统时钟的频率成为，例如，三倍于接收MUSE信号时16.2MHz和接收NTSC信号时14.3MHz的频率，在接收MUSE信号时可以切换为48.6MHz，在接收NTSC信号时可以切换为42.9MHz，也可以按成为其公倍数的某个频率进行处理。
(实施例4)图25是本发明第4实施例TV接收机的构成图。图25和图19比较，其不同在于使用了二个处理器3(3a，3b)、而输出存储器5由3个行存储器(5a，5b，5c)构成。
在CRT25上进行图像显示时，同时需要彩色信号和亮度信号。然而，在图19的结构中，对彩色信号和亮度信号是分时处理的，所以，必须预先保持其中的一种信号，在向显示控制器24输出像素数据的同时输出彩色信号和亮度信号。因此，需要场存储器或帧存储器。与此相反，如果像本实施例那样，使用2个处理器3a、3b，至少可以同时处理彩色信号和亮度信号，所以，不必保存信号，使用行存储器5a、5b、5c这样小容量的存储装置就可以完成。从而可以削减图19的输出端设置的价格昂贵的帧存储器4。另外，在本实施例中使用了2个处理器，但也可以使用3个以上的处理器。
在上述第2-第4各实施例中，也可以用1个存储器控制器组件构成输入端存储器控制器10和输出端存储器控制器13。另外，在上述第3和第4实施例中，也可以采用具有图26的内部结构的处理器。
权利要求
1.一种图像信号处理装置，其特征在于包括第1及第2存储器，分别用于存储多个像素数据；地址生成器，用于以使将图像信号采样后得到的像素数据与同步信号同步地顺序写入上述第1存储器的方式生成上述第1存储器的写入地址，并以使像素数据与上述同步信号同步地从上述第2存储器顺序读出的方式生成上述第2存储器的读出地址；处理器，分别用于以比上述图像信号的采样频率高的动作频率从上述第1存储器读出像素数据、处理该读出的像素数据，以及将处理过的像素数据写入上述第2存储器。
2.按权利要求1所述的图像信号处理装置，其特征在于上述地址生成器包括用于生成上述第1存储器的写入地址的第1地址生成电路，以及用于生成上述第2存储器的读出地址的第2地址生成电路；所述第1地址生成电路还具有从上述图像信号中检测同步信号，并且每当检测到该同步信号时向上述第2地址生成电路供给用于设定读出地址的时钟信号的功能。
3.按权利要求1所述的图像信号处理，其特征在于还具有用于根据上述同步信号生成上述处理器的动作时钟的时钟生成器，用以使上述处理器可以用上述图像信号的采样频率的整数倍的动作频率与上述同步信号同步地分别进行像素数据的读出、处理和写入。
4.按权利要求1所述的图像信号处理装置，其特征在于上述处理器具有用于进行各个不同处理的多个信号处理器；上述第2存储器具有分别与上述多个信号处理器对应的行存储器。
5.按权利要求1所述的图像信号处理装置，其特征在于上述第1存储器具有多个区域，用于将多种广播方式的像素数据按每种方式分开存储。
6.按权利要求1所述的图像信号处理装置，其特征在于上述地址生成器具有检测功能、起动功能和更新功能，检测功能是从上述图像信号中检测同步信号；起动功能是在未检测到上述同步信号期间将上述第1存储器的写入地址按每次0以外的整数n1进行更新，以使至少1行扫描线的像素数据能顺序写入上述第1存储器，当检测到上述同步信号时仅使上述第1存储器的写入地址更新0以外的整数m1，(m1≥n1)，同时使上述处理器动作；更新功能是在未检测到上述同步信号期间将上述第2存储器的读出地址按每次0以外的整数n2进行更新，用以从上述第2存储器顺序读出至少1行扫描线的像素数据，当检测到上述同步信号时仅使上述第2存储器的读出地址更新0以外的整数m2(m2≥n2)。
7.一种图像信号处理装置，其特征在于具有存储器，用于存储多个像素数据；地址生成器，用于生成上述存储器的写入地址，使图像信号采样后得到的像素数据能与同步信号同步地顺序写入上述存储器；处理器，用于以比上述图像信号的采样频率高的动作频率分别进行从上述存储器读出像素数据和处理该像素数据。
8.按权利要求7所述的图像信号处理装置，其特征在于上述地址生成器具有从上述图像信号中检测同步信号的检测功能；以及起动功能，该功能是在未检测到上述同步信号期间将上述存储器的写入地址按每次0以外的整数n进行更新，以使至少1行扫描线的像素数据顺序写入上述存储器，当检测到上述同步信号时，仅使上述存储器的写入地址更新0以外的整数m(m≥n)，同时使上述处理器动作。
9.按权利要求7所述的图像信号处理装置，其特征在于上述处理器具有存取器，用于从上述存储器中读取数据；具有系数寄存器的积和运算器，用于进行在该系数寄存器中设定的系数与上述存储器读出的数据的积和运算并输出该积和运算的结果；信号处理器，用于在输入上述积和运算器的输出后，进行信号处理并输出该信号处理的结果；控制器，用于控制上述存取器并在上述积和运算器中的系数寄存器内设定系数。
10.按权利要求9所述的图像信号处理装置，其特征在于上述积和运算器具有多组系数寄存器。
11.按权利要求9所述的图像信号处理装置，其特征在于上述信号处理器具有系数寄存器，通过利用在该系数寄存器中设定的系数进行积和运算而进行上述信号处理。
12.按权利要求11所述的图像信号处理装置，其特征在于上述信号处理器具有多组系数寄存器。
13.按权利要求9所述的图像信号处理装置，其特征在于上述积和运算器和信号处理器是同一个硬件。
14.按权利要求9所述的图像信号处理装置，其特征在于上述信号处理器进行输入数据的比较处理。
15.按权利要求7所述的图像信号处理装置，其特征在于上述处理器具有存取器，用于从上述存储器中读出数据；具有系数寄存器的积和运算器，用于利用在该系数寄存器中设定的系数进行积和运算并输出该积和运算的结果；输出装置，用于向外部输出上述积和运算器的输出；转换装置，用于转换上述积和运算器与上述存储器及输出装置之间的连接，以使在上述积和运算器中进行上述系数寄存器中设定的第1系数与上述存取器读出的数据的积和运算，至少在上述积和运算器中对该积和运算器的输出与在上述系数寄存器中设定第2系数进行1次积和运算后，将该积和运算器的输出输送给上述输出装置；控制器，用于控制上述存取器和转换装置，并且在上述积和运算器中的系数寄存器中设定系数。
16.一种图像信号处理装置，其特征在于具有存储器，用于存储多个像素数据；处理器，用于按照比上述图像信号的采样频率高的动作频率分别进行处理对图像信号采样后得到的像素数据以及将处理过的像素数据写入上述存储器；地址生成器，用于生成上述存储器的读出地址，以使像素数据与同步信号同步地从上述存储器中顺序读出。
17.按权利要求16所述的图像信号处理装置，其特征在于上述地址生成器具有检测功能和更新功能，检测功能是从上述图像信号中检测同步信号；更新功能是在未检测到上述同步信号期间将上述存储器的读出地址按每次0以外的整数n进行更新，以使至少1行扫描线的像素数据从上述存储器中顺序读出，当检测到上述同步信号时，仅使上述存储器的读出地址更新0以外的整数m(m≥n)。
18.一种图像信号处理方法，其特征在于包括下列步骤检测步骤，从图像信号检测同步信号；采样步骤，对上述图像信号进行采样，用以从上述图像信号中得到像素数据；存储步骤，在未检测到上述同步信号期间将写入地址按每次0以外的整数n进行更新后，顺序存储由上述采样得到的至少1行扫描线的像素数据；开始处理步骤，在检测到上述同步信号时仅使上述写入地址更新0以外的整数m(m≥n)，并且开始处理上述存储的至少行扫描线的像素数据。
19.按权利要求18所述的图像信号处理方法，其特征在于还包括生成步骤，当检测到上述同步信号时生成中断信号或标志符，以便开始进行上述像素数据的处理。
20.按权利要求18所述的图像信号处理方法，其特征在于还包括输入多场数据或多行数据的步骤；利用上述输入的数据的运算进行场间或行间处理的步骤；进而对上述运算结果进行信号处理的步骤；以及将上述信号处理的结果向外部输出的步骤。
21.按权利要求20所述的图像信号处理方法，其特征在于还包括进行上述运算或信号处理的系数转换的步骤。
全文摘要
图像信号处理装置包括分别用于存储多个像素数据的第1及第2存储器;生成第1存储器的写入地址和第2存储器的读出地址的地址生成器;以及从第1存储器读出并处理像素数据并将其写入第2存储器的处理器。图像信号处理方法包括检测步骤、采样步骤、存储步骤和开始处理步骤。
文档编号H04N5/907GK1359232SQ0114316
公开日2002年7月17日 申请日期2001年12月11日 优先权日1993年4月12日
发明者二宫和贵, 吉冈志郎, 西山保, 三宅二郎, 长谷川克也 申请人:松下电器产业株式会社