专利名称：一种wcdma扩频系统多径对齐的方法和装置的制作方法
技术领域：
本发明涉及WCDMA(宽带码分多址)移动通信系统，尤其涉及WCDMA移动移动通信扩频系统多径对齐的方法和装置。
宽带码分多址移动通信中，传统的多径对齐的方式如
图1所示，它采用延时线来完成不同径数据的对齐，即不同径的数据，经过延时单元10的合适时段的延迟，对齐到同一位置，然后送入累加单元20进行合并。其中同一用户的多径对齐是一次完成的，这样需要事先缓存的数据将比较多，占用资源也较多，因此采用延迟线结构实现多径对齐是相当耗费资源的。
本发明所提供的一种WCDMA扩频系统多径对齐的方法，包括如下步骤1)将搜索得到的各径偏移信息参数P1、P2写入配置寄存器，其中P1与P2相加等于该径偏移量；P2为4的整数倍；同时，将接收到的数据缓存到四个缓存单元中，且各存放在依次加4的地址中；2)设定一个处理周期为64个时钟，则第n个时钟分配处理第n径的对齐，即当第n个时钟到来时，根据配置寄存器中第n径的P1值从四个缓存单元中同一地址读出对应的四个数据，从而实现第n径的4chip以内的对齐其中n≤64；3)将读出的四个数据相加，完成该径数据的四倍解扩；4)四倍解扩后的数据送入累加器，完成该径数据的解扩，并由配置寄存器中的参数P2来控制1～64个数据累加的起始点，从而在解扩完成的同时也完成了该径数据的对齐；5)将上述经过两次对齐和解扩的数据存入一缓存单元，以供多径合并使用。
本发明还提供了一种WCDMA扩频系统多径对齐装置，该装置最多可以时分处理64条多径，其特征在于该装置包括一次对齐模块、二次对齐模块、配置寄存器、控制模块，所述的配置寄存器与控制模块相连后分别与一次对齐模块和二次对齐模块相连，所述的一次对齐模块直接与二次对齐模块相连，其中配置寄存器，用于存放多径的偏移信息参数P1和P2，其中P1与P2相加等于该径偏移量；P2为4的整数倍；控制模块，用于从配置寄存器中读到的参数产生读写存储器的地址及当前处理数据所在的地址，且对于一条多径而言，读数据的地址相同，而写地址相差4个位置，另外，控制模块还用于根据从配置寄存器4中读取的参数P1产生二次对齐和64倍解扩所需的清零和写入控制信号；一次对齐模块，包括用来缓存输入数据的4个缓存单元和与它们相连的三个加法器，完成多径的4chip以内的对齐和各径数据的四倍解扩；二次对齐模块，包括用于数据累加解扩的累加器、与该累加器相连的用于存储累加中间结果的缓存单元、以及用来存储最后结果的缓存单元，通过由多径偏移P2控制累加器的累加以及控制累加结果写入缓存单元的方法实现多径的二次对齐和64倍解扩。
采用上述的技术方案，即将接收数据缓存到缓存单元中，通过配置参数控制读写缓存单元的地址来完成多径的对齐，并结合径的解扩将多径对齐分两步进行，先根据P1完成4个码片(chip)以内的多径对齐，即经过一次对齐以后各条多径的之间的偏移都是4chip的整数倍；再根据P2完成全部的对齐，由于与解扩相结合，本发明大大提高了资源的利用率，而且减少了所需的缓存空间，降低了电路复杂度。
图1是传统的使用延时线的多径对齐装置的电路结构示意图；图2是本发明多径对齐装置的电路结构框图；图3是本发明多径的时分处理示意图；图4是本发明的一次对齐的原理图；图5是本发明的二次对齐和64倍解扩的电路结构框图。
一、本发明的处理步骤如下1)先将搜索得到的各径的多径偏移信息参数P1和P2写入配置寄存器，其中P1与P2相加等于多径偏移，另外P2为4的整数倍；同时，将接收到的数据先进行缓存，同时存到四个缓存单元(RAM，随机读取存储器)中，同一个数据在四个缓存单元中的存放地址依次加4；2)把每64个时钟作为一个处理周期，最多能处理64条径，其中，第n个时钟分配用于处理第n条径的对齐，即在第n个时钟到来时，根据配置寄存器中第n径的P1值从四个缓存单元中同一地址读出对应的四个数据，从而实现多径的4chip以内的第一次对齐，对齐精度为1/4chip；3)将读出的四个数据(分属相邻的四个chip)相加，完成该径数据的四倍解扩；4)四倍解扩后的数据送入累加器，完成该径数据的解扩，64个数据的累加的起始点由配置寄存器中的参数P2来控制，即在解扩完成的同时也完成了该径数据的第二次对齐；5)将经过两次对齐和解扩的数据存入一缓存单元，供多径合并使用。
以上3)、4)、5)步骤描述了第n径的对齐处理方法，都是在每64个时钟的第n个时钟到来时进行。从处理周期的角度来看，各径的处理是并行完成的。
如图3所示，各条多径是按时分方式处理的，系统采用16倍钟，即一个chip对应16个时钟周期，每一个时钟周期被分配给64条不同径进行以上处理。
二、本发明的码分多址系统多径对齐的装置如图2所示，该装置包括一次对齐模块1、二次对齐模块2、配置寄存器4、控制模块3，所述的配置寄存器4与控制模块3相连后分别与一次对齐模块1和二次对齐模块2相连，所述的一次对齐模块1直接与二次对齐模块2相连，其中配置寄存器4，用于存放多径的偏移信息参数P1和P2，其中P1与P2相加等于该径偏移量；P2为4的整数倍；控制模块3，用于从配置寄存器4中读到的参数P1产生读写存储器的地址及当前处理数据所在的地址，对于一条多径而言，读数据的地址相同，而写地址相差4个位置，另外控制模块3用于根据从配置寄存器4中读取的参数P1产生二次对齐和64倍解扩所需的清零和写入控制信号；一次对齐模块1，用于多径的4chip(码片)以内的对齐和各径数据的四倍解扩，其包括用来缓存输入数据的4个缓存单元5和与它们相连的三个加法器6，其中，两个加法器6分别连接在两两缓存单元5的出线之间，另一个加法器6连接在该两个加法器6的出线之间；二次对齐模块2，包括用于数据累加解扩的累加器7、与该累加器相连的用于存储累加中间结果的缓存单元5，以及存储最后结果的缓存单元5，通过由多径偏移P2控制累加器的累加以及控制累加结果写入缓存的方法实现多径的二次对齐和64倍解扩。其中用于存储最后结果的缓存单元的输入端连接在该累加器的输出端，用于存储累加中间结果的缓存单元的输入端连接在该累加器的输出端，输出端连接在该累加器的输入端。
在上述的装置中，一次对齐模块1完成一次对齐和四倍解扩，如图4所示，一次对齐采用的是四个缓存单元5(双口RAM)，存储深度都是32。又由于输入数据分为I和Q两路，每路数据都是六位的，将I和Q合并成12位同时存储，四个缓存单元5的规模为32×12。
存储深度选择32是基于以下的考虑一次对齐完成4chip以内的零碎偏移的对齐，并且输入数据采样率为每chip四个数据，所以最大跨越的数据不会超过16，但是由于四个缓存单元5的数据之间存在偏移，每两个缓存单元5之间相差4个位置(正好一个chip)，必须等4个chip的16个数据写完才能进行4倍解扩，所以考虑上这部分缓存深度，实际采用的缓存单元5的深度为32。可以通过P1控制缓存单元5的读地址，从而实现多径一次对齐。
对于每一条多径，四个缓存单元5读数据的地址相同，而写地址相差4个位置(由于输入信号的采样率为每chip四倍采样)，所以，四个缓存单元5中读出的数据之间正好陆续相差1chip，也就是说每次从四个缓存单元5中送出的四个数据是相邻的四个chip的数据，将四个数据相加来完成4倍解扩，所以一条多径的4chip数据只要一个系统时钟就可以处理完。
二次对齐模块2完成二次对齐和64倍解扩，进行64倍解扩必须知道每一条多径的各个symbol(信息比特)的起始位置，根据多径偏移P2来控制，这即为二次对齐。
由此可见，二次对齐在控制机制上与一次对齐有所不同，一次对齐的关键是通过P1控制缓存单元5的读地址，而二次对齐的重点则是通过P2控制累加器7的累加运算，从而确保symbol的边界得到准确的恢复，以得到正确的symbol值。
宽带码分多址系统的信道一般包括I和Q两路，但由于对于多径对齐和解扩而言，I路和Q路的处理完全相同，所以在图2中只有一路的结构，但具体实施时，I和Q路数据是并行处理的，如图5所示，在二次对齐中，用两块缓存单元5和两个累加器7分别处理I、Q路的二次对齐和64倍解扩，缓存累加结果的缓存单元5内部包含两块RAM(随机读取存储器)51，两块RAM51之间进行乒乓切换，当一块RAM51进行数据写入时，我们读取另一块RAM51中的数据进行处理。
我们以I路数据为例，输入数据是经过一次对齐且四倍解扩后的数据，它输入到加法器71的一个输入口，加法器71的另一个输入端的数据是累加的中间结果，加法器71的输出一方面送给缓存单元5作为累加中间结果，另一方面连接到合并模块8并经合并模块8将I和Q路数据合并后送给缓存最后结果的缓存单元5。清零控制信号和写入控制信号是两个外部输入的控制信号，它们由控制模块根据配置寄存器中的多径偏移P2产生，清零控制信号用来控制加法器71的清零，写入控制信号用来控制最后累加结果写入结果缓存单元5；对于每一条多径，一个symbol开始的时候，我们需要给加法器71清零，即由控制清零信号控制加法器71的另一个输入，一个symbol开始的时候送零，其他时候送中间累加结果，上述功能由清零控制信号控制选择模块72来完成；一个symbol结束的时候，需要将加法器71的输出给结果写入结果缓存单元5(某一个RAM51)，其他的时候加法器71的输出不应写入到结果缓存单元5，而只是写入中间累加结果缓存单元5，所以我们由多径偏移P2产生写入控制信号来实现这一目的。最后累加结果缓存单元5中的两个RAM51之间进行乒乓切换，即一个RAM51接收加法器71的累加结果的时候，另一个RAM51中已经存入的累加结果被输出进行其他的进一步处理。
权利要求
1.一种WCDMA扩频系统多径对齐的方法，其特征在于包括如下步骤1)将搜索得到的各径偏移信息参数P1、P2写入配置寄存器，其中P1与P2相加等于该径偏移量；P2为4的整数倍；同时，将接收到的数据缓存到四个缓存单元中，且各存放在依次加4的地址中；2)设定一个处理周期为64个时钟，则第n个时钟分配处理第n径的对齐，即当第n个时钟到来时，根据配置寄存器中第n径的P1值从四个缓存单元中同一地址读出对应的四个数据，从而实现第n径的4chip以内的对齐其中n≤64；3)将读出的四个数据相加，完成该径数据的四倍解扩；4)四倍解扩后的数据送入累加器，完成该径数据的解扩，并由配置寄存器中的参数P2来控制1～64个数据累加的起始点，从而在解扩完成的同时也完成了该径数据的对齐；5)将上述经过两次对齐和解扩的数据存入一缓存单元，以供多径合并使用。
2.一种WCDMA扩频系统多径对齐装置，该装置至多可以时分处理64条多径，其特征在于该装置包括一次对齐模块、二次对齐模块、配置寄存器、控制模块，所述的配置寄存器与控制模块相连后分别与一次对齐模块和二次对齐模块相连，所述的一次对齐模块直接与二次对齐模块相连，其中配置寄存器，用于存放多径的偏移信息参数P1和P2，其中P1与P2相加等于该径偏移量，P2为4的整数倍；控制模块，用于从配置寄存器中读到的参数产生读写存储器的地址及当前处理数据所在的地址，且对于一条多径而言，读数据的地址相同，而写地址相差4个位置，另外控制模块还用于根据从配置寄存器4中读取的参数P1产生二次对齐和64倍解扩所需的清零和写入控制信号；一次对齐模块，用于多径的4个码片以内的对齐和各径数据的四倍解扩，其包括用来缓存输入数据的4个缓存单元和三个加法器，其中，两个加法器分别连接在两两缓存单元的出线之间，另一个加法器连接在该两个加法器的出线之间；二次对齐模块，包括用于数据累加解扩的累加器、两个分别用于存储累加中间结果和用于存储最后结果的缓存单元，其中用于存储最后结果的缓存单元的输入端连接在该累加器的输出端，用于存储累加中间结果的缓存单元的输入端连接在该累加器的输出端，输出端连接在该累加器的输入端，该二次对齐模块通过由多径偏移P2控制累加器的累加以及控制累加结果写入缓存单元的方法实现多径的二次对齐和64倍解扩。
全文摘要
一种WCDMA扩频系统多径对齐的方法和装置，方法为将搜索得到的各径偏移信息参数P1、P2写入配置寄存器；将接收到的数据缓存到四个RAM中，且各存放在依次加1的地址中；设定一个处理周期为64个时钟，则第n个时钟分配处理第n径的4chip以内的对齐将读出的四个数据相加，完成该径数据的四倍解扩；四倍解扩后的数据送入累加器，完成该径数据的解扩，并由配置寄存器中的参数P2来控制64个数据累加的起始点，从而在解扩完成的同时也完成了该径数据的对齐；将上述经过两次对齐和解扩的数据存入一缓存单元，以供多径合并使用。本发明提供了一种系统速度与系统资源利用率合理平衡的装置，在节约系统资源和降低电路复杂程度的同时保证了系统所需的高处理速度。
文档编号H04B7/26GK1459939SQ02111748
公开日2003年12月3日 申请日期2002年5月20日 优先权日2002年5月20日
发明者沈东 , 曹峥, 章苗, 祝常青 申请人:上海贝尔有限公司