专利名称：全数字化、高分辨率、多接口的多媒体传输编解码器的制作方法
技术领域：
本发明涉及一种全数字化、高分辨率、多接口的多媒体传输编解码器，确切地说，涉及一种能够解决多媒体业务的数字化，实时传输高分辨率运动图像序列，以及在E1/T1、USB、10BaseT/100BaseT等多种接口上传输正向音频、视频、数据以及反向音频、数据等多媒体业务的编解码器。属于多媒体通信设备技术领域。
目前，现有的高分辨率多媒体编解码器需要的传输带宽大多在4Mbit/s至19Mbit/s，甚至更宽的频带；都不能在低于2Mbit/s码率的条件下，以自适应的帧率，实现实时传送720×576的高分辨率图像。也就是说，目前大多数多媒体编解码器，很难在低带宽下实现实时传输高分辨率图像的技术要求。再者，现有的大多数多媒体编解码器通常是针对具体的应用而设计研制的，通常只能支持单一接口的应用，而不支持多种接口的传输(如USB、10BaseT/100BaseT、E1/T1等)，使这些设备在多种集成方案中的应用受到限制和影响。
本发明的目的是这样实现的一种实现全数字化、高分辨率、多接口的多媒体传输编解码器，其控制电路由编码器和解码器两部分组成；其特征在于所述的编码器和解码器都是采用数字信号处理器DSP作为中央处理器，每个数字信号处理器DSP的外围设备包括微处理器MCU、缓冲器和外部存储器SDRAM；该数字信号处理器DSP通过缓冲器连接有启动ROM、USB接口控制器和10BaseT/100BaseT接口控制器，而数字信号处理器DSP与E1接口控制器之间则是直接采用六线无缝连接。
所述的数字信号处理器DSP是美国德州仪器公司生产的芯片，其型号为TMS320C620X、TMS320C621X、TMS320C670X、TMS320C671X系列。
所述的E1接口控制器芯片的型号为DS21354/21554，该芯片的接收时钟RCLK、接收数据RSER、接收帧同步信号RSYNC、发送时钟TCLK、发送数据TSER和发送帧同步信号FSYNC分别与所述的数字信号处理器DSP芯片的CLKR、DR、FSR、CLKX、DX和FSX六线实现无缝连接。
所述的编码器部分控制电路还包括有通过时序逻辑接口电路与数字信号处理器DSP相连接的MPEG2编码器，分别连接至MPEG2编码器输入端的、作为模拟音频输入接口的音频A/D转换器、模拟视频输入接口的视频A/D转换器和数字音视频输入接口，与MPEG2编码器连接的视频编码存储器SDRAM和外部存储器SDRAM，与数字信号处理器DSP直接连接的数据输入接口、反向数据输出接口和反向音频D/A转换器，后者作为反向音频输出接口。
所述的MPEG2编码器芯片的型号为MB86390，音频A/D转换器芯片的型号为PCM1800，视频A/D转换器芯片的型号为SAA7113。
所述的时序逻辑接口电路是用可编程逻辑器件CPLD组成的；该时序逻辑接口电路通过所述的缓冲器连接至数字信号处理器。
所述的解码器部分控制电路还包括有通过时序逻辑接口电路与数字信号处理器DSP相连接的MPEG2解码器，分别连接至MPEG2解码器输出端的、作为模拟音频输出接口的音频D/A转换器、模拟视频输出接口的视频D/A转换器和数字音视频输出接口，与MPEG2解码器连接的视频解码存储器SDRAM和外部存储器SDRAM，与数字信号处理器DSP直接连接的数据输出接口、反向数据输入接口和反向音频D/A转换器，后者作为反向音频输入接口。
所述的MPEG2解码器芯片的型号为MB87L2250，音频D/A转换器芯片的型号为PCM1723，视频D/A转换器芯片的型号为SAA7128。
所述的时序逻辑接口电路是用可编程逻辑器件CPLD组成的，该时序逻辑接口电路是通过所述的缓冲器连接至数字信号处理器。
本发明的优点是多方面的首先，该装置是一个集多种业务为一体的系统设备，该装置支持的多媒体业务包括有正向音频、视频、数据业务和反向音频、数据业务的综合传送，并且，其多业务接入能够保证每种接入业务的服务质量，还能够保证系统的扩展性和可靠性。由于本发明的高度集成性，大大提高了整个系统装置的有效性、及时性以及快速处理事故的能力，这些性能也是现代多媒体系统智能化管理的一个显著标志。此外，由于本发明不需要另外铺设其他通信链路，所以在整体上显著降低了购置设备、链路施工和使用维护等开销成本。
其次，本发明支持USB、10BaseT/100BaseT、E1/T1等多种接口，使用该装置可以方便地实现多种传输方案，例如可用于远程监控系统、硬盘录像机、视频服务器等系统集成方案，有利于各类系统集成商的应用。
再者，本发明对视频部分的编码，能够在低于2Mbit/s的传输条件下，实现以自适应的帧率和720×576的高分辨率传送实时图像的技术要求。所以，本发明可以在低带宽条件下简单快捷地实现实时传输高分辨率图像的集成方案，使得运营商在信道上的投资大大节省。
此外，本发明在硬件方面，由于采用DSP为接口进行转换，实现了与E1控制器芯片的无缝连接，硬件电路结构简单，实现容易，工作可靠，为本发明的产业化提供了很好的性能价格比优势，具有很好的推广应用前景。
图2是本发明中的解码器电路结构方框图。
图3是本发明中的编码器和解码器控制电路里DSP器件及其外围电路的电原理图。
图4是本发明中的正向音视频编码的控制电路电原理图。
图5是本发明中的正向音视频解码的控制电路电原理图。
图6是本发明中的E1接口控制器的逻辑电路电原理图。
图7是本发明中的USB接口控制器的逻辑电路电原理图。
图8是本发明中的网络接口控制器的逻辑电路电原理图。
下面结合各个附图，具体介绍本发明中编码器和解码器的控制电路结构及其工作原理。
参见
图1和图4，首先介绍编码器的正向和反向多媒体业务输入/输出的控制电路，本发明的编码器可以支持模拟或数字的音视频信号，其中数字音视频信号可以从数字音视频接口直接作为MPEG2(Moving Picture Experts Group)编码器15的输入信号，模拟音频信号则需要经过音频A/D转换器(型号为PCM1800)将左右声道输入的模拟音频信号进行数模转换，由其的DOUT管脚输出数字信号，交给MPEG2编码器15(型号为MB86390)进行编码。模拟视频信号可由S端子或C端子输入视频A/D转换器(型号为SAA7113)进行模数转换为数字信号，然后将其的视频信号采样时钟LLC、水平同步信号RTSO、输出场同步信号RTSI、数字视频信号VPO7～0管脚分别连接至MPEG2编码器15(型号为MB863907)的对应视频接口，以便对其输出的数字信号进行编码。模拟或数字的音视频信号，再加上数据输入，共同构成了正向的多媒体业务输入。反向音频输出和反向数据输出，共同构成了反向的多业务输出。
由外部时钟源信号输入到音频A/D转换器(型号为PCM1800)的SYSCLK管脚和编码器15音频接口的ASCLK管脚，而编码器15的音频接口ACLK、ALRCK管脚输出两个时钟信号连接到PCM1800的BCK、LRCK管脚。这三个时钟信号用来指示PCM1800的采样率。
正向音视频输入信号经MPEG2编码器15编码后，输出符合MPEG2标准的TS(Transport Stream)/PS(Program Stream)流，由于其接口时序与本发明采用的数字信号处理器DSP器件10的外部存储器接口EMIF(ExternalMemory Interface)在时序上的逻辑不一致，所以在二者之间，本发明采用一片可编程逻辑器件CPLD(Complex Programmable Logic Device)16作为时序逻辑接口电路来实现。参见图4，MPEG2编码器15(型号为MB86390)与时序逻辑接口电路16互连的信号有STCLK-流输出时钟信号，STEN-流输出有效信号，STDATA7～0-TS/PS流信号，TSPSSYNC-TS/PS流同步信号。经过CPLD时序逻辑接口电路16完成MPEG2编码器15(型号为MB86390)与DSP器件10在时序逻辑上的转换后，再将数据流送入DSP器件。因为DSP是使用异步口与CPLD连接，为保证编码器15(型号为MB86390)与DSP在时序逻辑上的同步，还将流输出时钟信号STCLK接至DSP的EXT_INT和TINP管脚，使用DSP的中断或事件来实现同步。为了使编码器15能够正常工作，MB86390还应该接上SDRAM和用于视频解码的SDRAM，其电路连接参见图4，因为是常规电路，本文不作赘述。
图4还展示了缓冲器12与CPLD16连接的管脚ED8～0-TS/PS流输入信号，EA21～2-地址信号，CE-片选信号，AWE-异步写信号，AOE-异步选通信号。图4中的微控制器MCU(型号为MB90F591)11的作用是通过串口配置编码器(型号为MB86390)15的工作参数，通过I2C口配置视频A/D转换器(型号为SAA7113)的工作参数。
下面说明本发明中编码器的DSP器件10及其外围电路，参见图1，正向音视频输入信号编码后的TS/PS流经过缓冲后，与正向数据输入一同进入DSP器件10。本发明的DSP器件10是美国德州仪器公司生产的TMS320C620X、TMS320C621X、TMS320C670X、TMS320C671X系列产品。该DSP器件10将复合数据打包后，根据传输的信道可以分别选择不同的接口输出。例如DSP可以将打包数据传送给E1/T1接口控制器芯片19，由它将数据送到E1/T1信道上传输。同理，DSP也可以将打包数据经过缓冲器12传送给USB接口控制器芯片17或10BaseT/100BaseT接口控制器芯片18，由它们分别将数据送到USB信道或10BaseT/100BaseT网络信道上传输。
同时，由解码器20经过相应的USB、E1、10BaseT/100BaseT信道上传输过来的反向音频信号和反向数据的复合包，被相应的接口控制器芯片17、18、19接收后，输出到DSP器件10，由DSP器件10解包后，分别输出到反向音频D/A转换器和反向数据端口，完成了反向多业务传输。
参见图3，由于编码器控制电路中的DSP器件10的外部存储器接口EMIF要连接多个输出启动ROM芯片14、USB接口控制器芯片17、10Base控制器芯片18和由CPLD构成的时序逻辑接口电路16，故设置有缓冲器12，先对其输出的数据进行缓冲后再与负载相连。为了便于MCU芯片11与DSP器件10之间的互相通信，MCU芯片11的INT管脚与DSP器件10的HPI(Host PortInterface)接口进行连接。HPI(Host Port Interface)接口的其他管脚接到MCU芯片11的通用I/O管脚。为了使DSP器件10正常工作，DSP还应接上SDRAM芯片13和启动ROM芯片14。DSP的EMIF接口直接与SDRAM相连。DSP的EMIF接口经过缓冲器12之后，再与启动ROM芯片14相连。另外，为了使DSP器件便于仿真调试，本发明在硬件设计中加入了JTAG口。由于上述各种连接均为常规电路，本文不再赘述。
这里需要说明的是本发明中的编码器和解码器在多接口控制电路里，DSP器件与各接口控制器芯片之间的硬件连接是完全一致的，即DSP器件与E1/T1接口、USB接口、10BaseT/100BaseT网络接口上的控制逻辑电路是完全一致的，所以，本文对编码器和解码器的多接口控制电路合在一起作统一说明，不再分别描述。
参见图6所示的本发明的DSP芯片10(20)与E1/T1接口控制器19(29)实现六线无缝连接的电路图。其中E1为32路PCM制式，T1为24路PCM制式。因为E1接口控制器芯片19(29)(型号为DS21354/21554)的接收时钟RCLK、接收数据RSER、接收帧同步信号RSYNC、发送时钟TCLK、发送数据TSER、发送帧同步信号FSYNC分别与DSP芯片10(20)中有缓冲的多信道串行接口MCBSP(Multi-Channel Buffered Serial Port)的时序完全吻合，可以实现六线无缝连接。因此，上述六个管脚分别与DSP器件10(20)的CLKR、DR、FSR、CLKX、DX和FSX管脚相连接。E1接口控制器19(29)(型号为DS21354/21554)的TRING、TTIP管脚发送数据，经E1发送变压器后传送到E1信道上。从E1信道上传输过来的数据，则经由E1接收变压器被E1接口控制器19(29)的RRING、RTIP管脚接收。
参见图7，本发明中的DSP器件10(20)的外部存储器接口EMIF经过缓冲后，由缓冲器12(22)的输出与USB接口控制器芯片17(27)(型号为SL811HS)相连接，并采用异步时序逻辑。缓冲器12(22)输出与SL811HS芯片17(27)连接的管脚有ED8～0-正向/反向复合包数据，EA2-地址信号，CE-片选信号，ARE-异步读信号，AWE-异步写信号。本发明还将SL811HS芯片17(27)的INTRQ管脚连接至DSP器件10(20)的EXT_INT管脚，使用DSP的中断来管理USB事件。SL811HS芯片17(27)通过DATA+和DATA-连接至USB信道，进行数据的接收和发送。
参见图8，本发明中的DSP器件10(20)的外部存储器接口EMIF经过缓冲后，由缓冲器12(22)的输出与10BaseT接口控制器芯片18(28)(型号为CS8900)相连接，并采用异步时序逻辑。缓冲器12(22)输出与CS8900芯片18(28)连接的管脚有ED15～0-正向/反向复合包数据，EA21～2-地址信号，CE-片选信号，ARE-异步读信号，AWE-异步写信号。本发明还将CS8900芯片18(28)的INTRQ管脚连接至DSP器件10(20)的EXT_INT管脚，使用DSP的中断来管理10BaseT事件。CS8900芯片18(28)的TXD+、TXD-管脚发送数据，经由网络发送变压器传送到10BaseT以太网信道上。而从10BaseT以太网信道上传输过来的数据则经过网络接收变压器被CS8900芯片18(28)的RXD+、RXD-管脚接收。
下面介绍本发明中的解码器正向多媒体业务输出和反向业务输入的控制电路，参见图2和图5，本发明的解码器支持模拟或数字的音视频信号输出，其可以从MPEG2解码器芯片25经过数字音视频接口输出数字音视频信号，也可以将从MPEG2解码器芯片25解码输出的数字音视频信号分别经过音频D/A转换器(型号为PCM1723)和视频D/A转换器(型号为PCM1723)转换为模拟音频和视频信号输出。模拟或数字的音视频信号输出，加上数据输出，共同构成了正向的多媒体业务输出。反向音频输入和反向数据输入，共同构成了反向的多业务输入。
由于本发明解码器控制电路中采用的数字信号处理器DSP器件20的外部存储器接口EMIF在时序上的逻辑与MPEG2解码器芯片25(型号为MB87L2250)输出的TS/PS流不一致，所以，本发明在二者之间采用一片可编程逻辑器件CPLD(Complex Programmable Logic Device)芯片26作为时序逻辑接口电路来实现。参见图5，需要说明的是，DSP器件20是先将其输出的相关信号送到缓冲器22之后，再传送给CPLD芯片26的。缓冲器22与CPLD芯片26连接的管脚有ED8～0-TS/PS流输出信号，EA21～2-地址信号，CE-片选信号，AWE-异步写信号，AOE-异步选通信号。由CPLD芯片26构成的时序逻辑接口电路完成时序逻辑上的转换，DSP器件20才将符合MPEG2标准的TS/PS流送传到MPEG2解码器芯片25，MPEG2解码器芯片25与时序逻辑接口电路26互连的信号有TS_CLK-流输入时钟信号，TS_EN-流输入有效信号，TSDATA7～0-TS/PS流信号，TSPSTART-TS/PS流同步信号。因为DSP器件20使用异步口与CPLD芯片26连接，为了保证解码器25(型号为MB87L2250)与DSP器件20在时序逻辑上的同步，还将DSP的EXT_INT和TNP管脚接至CPLD，使用DSP的中断或事件来实现同步。为了使解码器25(型号为MB87L2250)能够正常工作，该器件还应该接上SDRAM和用于视频解码的SDRAM，其电路连接参见图5，由于为常规电路，本文不作赘述。正向TS/PS流信号被解码器25(型号为MB87L2250)解码后输出的音视频信号，可以从数字音视频接口直接输出，也可以再经过音频D/A转换器和视频D/A转换器转换为模拟信号输出。
参见图5，MB87L2250音频接口的AODATA管脚输出音频信号到音频D/A转换器(型号为PCM1723)的DIN管脚。MB87L2250音频接口的AOCLK、AOBCLK、AOLRCK三个管脚分别输出各自的时钟信号，传送到音频D/A转换器(型号为PCM1723)的SCKO、BCLKIN、LRCIN的三个管脚。这三个时钟信号用来指示PCM1723器件的采样率。PCM1723的VOUTL、VOUTR引脚输出左右声道的音频模拟信号。
MB87L2250的视频接口的数字视频信号VO_D7～0、垂直同步信号VOHSYNC、水平同步信号VOVSYNC、视频信号采样时钟VOPCLK各个管脚分别与视频D/A转换器(型号为SAA7128)的MP7～0、RCV2、RCV1、LLC管脚相连接。模拟视频信号可以由SAA7128器件的Y、C引脚输出到S端子，也可以由SAA7128的CVBS引脚输出到C端子。图5中的微控制器MCU芯片21(型号为MB90F591)作用是通过I2C口配置解码器芯片20的工作参数，也完成对视频D/A转换器(型号为SAA7128)工作参数的行配置。
最后说明本发明中解码器控制电路中的DSP器件20及其外围电路。参见图2，正向音视频编码后的TS/PS流与正向数据的复合包输入，被解码器控制电路中的相应接口控制芯片接收后，一起进入DSP器件20。如同编码器控制电路一样，解码器控制电路里选用的数字信号处理器DSP芯片20也是美国德州仪器公司生产的型号为TMS320C620X、TMS320C621X、TMS320C670X、TMS320C671X系列产品。该DSP器件20将复合数据打包后形成TS/PS流与正向数据。其中TS/PS流经过缓冲后，输出到MPEG2解码器芯片25进行解码处理，正向数据则直接输出到正向数据输出接口。同时，反向音频信号和反向数据输入，被DSP器件20接收，形成反向复合包。根据传输的信道可以分别选择不同的接口输出。DSP器件20可以将打包数据传送给E1/T1接口控制器芯片，由它将数据送到E1/T1信道上传输。同理，DSP器件20也可以将打包数据传送给USB接口控制器芯片或10BaseT/100BaseT网络接口控制器芯片，由它们将数据分别传送到USB信道或10BaseT/100BaseT以太网信道上传输，完成反向多业务传输。
参见图3，解码器中的DSP器件20及其外围电路是和编码器中的情况完全一样，由于该DSP器件20的外部存储器接口EMIF要连接多个输出启动ROM芯片24、USB接口控制器芯片27、10Base控制器芯片28和由CPLD构成的时序逻辑接口电路26，故设置有缓冲器22，先对其输出的数据进行缓冲后再与负载相连。为了便于MCU芯片21与DSP器件20之间的互相通信，MCU芯片21的INT管脚与DSP器件20的HPI(Host Port Interface)接口进行连接。HPI(Host Port Interface)接口的其他管脚接到MCU芯片21的通用I/O管脚。为了使DSP器件20正常工作，DSP还应接上SDRAM芯片23和启动ROM芯片24。DSP的EMIF接口直接与SDRAM相连。DSP的EMIF接口经过缓冲器22之后，再与启动ROM芯片24相连。另外，为了使本发明的DSP器件20便于仿真调试，在硬件设计中加入了JTAG口。由于上述各种连接均为常规电路，本文不再赘述。
本发明已经研制出性能样机进行实验、模拟和实施试用，试验的实践证明，该装置能够在低于2Mbit/s的码率条件下，实现以352×288以上(352×288，720×288，720×576等)的分辨率传送实时运动图像序列的技术要求；能够实现在2Mbit/s带宽的E1信道上实时传送352×288以上分辨率的运动图像序列的技术要求；能够支持正向多媒体业务(音频、视频、数据业务)和反向音频和数据业务综合传送。总之，实现了发明目的。
权利要求
1.一种实现全数字化、高分辨率、多接口的多媒体传输编解码器，其控制电路由编码器和解码器两部分组成；其特征在于所述的编码器和解码器都是采用数字信号处理器DSP作为中央处理器，每个数字信号处理器DSP的外围设备包括微处理器MCU、缓冲器和外部存储器SDRAM；该数字信号处理器DSP通过缓冲器连接有启动ROM、USB接口控制器和10BaseT/100BaseT接口控制器，而数字信号处理器DSP与E1接口控制器之间则是直接采用六线无缝连接。
2.根据权利要求1所述的多媒体传输编解码器，其特征在于所述的数字信号处理器DSP是美国德州仪器公司生产的芯片，其型号为TMS320C620X、TMS320C621X、TMS320C670X、TMS320C671X系列。
3.根据权利要求1或2所述的多媒体传输编解码器，其特征在于所述的E1接口控制器芯片的型号为DS21354/21554，该芯片的接收时钟RCLK、接收数据RSER、接收帧同步信号RSYNC、发送时钟TCLK、发送数据TSER和发送帧同步信号FSYNC分别与所述的数字信号处理器DSP芯片的CLKR、DR、FSR、CLKX、DX和FSX六线实现无缝连接。
4.根据权利要求1所述的多媒体传输编解码器，其特征在于所述的编码器部分控制电路还包括有通过时序逻辑接口电路与数字信号处理器DSP相连接的MPEG2编码器，分别连接至MPEG2编码器输入端的、作为模拟音频输入接口的音频A/D转换器、模拟视频输入接口的视频A/D转换器和数字音视频输入接口，与MPEG2编码器连接的视频编码存储器SDRAM和外部存储器SDRAM；与数字信号处理器DSP直接连接的数据输入接口、反向数据输出接口和反向音频D/A转换器，后者作为反向音频输出接口。
5.根据权利要求1或4所述的多媒体传输编解码器，其特征在于所述的MPEG2编码器芯片的型号为MB86390，音频A/D转换器芯片的型号为PCM1800，视频A/D转换器芯片的型号为SAA7113。
6.根据权利要求4所述的多媒体传输编解码器，其特征在于所述的时序逻辑接口电路是用可编程逻辑器件CPLD组成的，该时序逻辑接口电路通过所述的缓冲器连接至数字信号处理器。
7.根据权利要求1所述的多媒体传输编解码器，其特征在于所述的解码器部分控制电路还包括有通过时序逻辑接口电路与数字信号处理器DSP相连接的MPEG2解码器，分别连接至MPEG2解码器输出端的、作为模拟音频输出接口的音频D/A转换器、模拟视频输出接口的视频D/A转换器和数字音视频输出接口，与MPEG2解码器连接的视频解码存储器SDRAM和外部存储器SDRAM；与数字信号处理器DSP直接连接的数据输出接口、反向数据输入接口和反向音频D/A转换器，后者作为反向音频输入接口。
8.根据权利要求1或7所述的多媒体传输编解码器，其特征在于所述的MPEG2解码器芯片的型号为MB87L2250，音频D/A转换器芯片的型号为PCM1723，视频D/A转换器芯片的型号为SAA7128。
9.根据权利要求7所述的多媒体传输编解码器，其特征在于所述的时序逻辑接口电路是用可编程逻辑器件CPLD组成的，该时序逻辑接口电路是通过所述的缓冲器连接至数字信号处理器。
全文摘要
一种实现全数字化、高分辨率、多接口的多媒体传输编解码器，其控制电路由编码器和解码器两部分组成；其中编码器和解码器都是来用美国德州仪器公司生产的DSP作为中央处理器，DSP的外围设备包括微处理器MCU、缓冲器和外部存储器SDRAM等；该DSP通过缓冲器连接有启动ROM、USB接口控制器和10BaseT/100BaseT接口控制器，而数字信号处理器DSP与E1接口控制器之间是直接采用六线无缝连接。该装置支持正向音频、视频、数据业务和反向音频、数据业务等多媒体业务的综合传送，能够保证各种业务的服务质量，支持USB、10BaseT/100BaseT、E1/T1等多种接口的传输，保证系统的扩展性和可靠性。该装置硬件电路结构简单，实现容易，工作可靠，有很好的性能价格比优势。
文档编号H04N7/32GK1411283SQ0214862
公开日2003年4月16日 申请日期2002年11月13日 优先权日2002年11月13日
发明者庞潼川, 陈军, 章东湖, 李星, 章萌, 李立锋 申请人:大唐电信科技股份有限公司