专利名称：数字基带系统的制作方法
技术领域：
本发明涉及处理输出和输入数据的通信系统。更具体地说，本发明涉及处理包含报头和有效负载的分组的基带单元。
背景技术：
虽然本发明适用于各种通信系统，不过将在把焦点集中于遵守蓝牙基带规范的短程无线电通信系统的一个实施例的情况下，说明本发明，所述蓝牙基带规范可在“Specification of the BluetoothSystem”1.0B版，Bluetooth Special Interest Group(SIG)，1999年12月1日中找到。
在不需要购买、携带或连接电缆的情况下，简易地连接各种计算和通信装置的强烈愿望已由几家公司实现。Bluetooth SpecialInterest Group(SIG)和IEEE无线个人区域网(WPAN)标准化组802.15正在致力于能够实现诸如计算机、蜂窝电话机、打印机和数字照相机之类便携式和/或固定电子消费产品之间的无线ad-hoc连接性的短程无线电通信系统的规范。这种通信系统可管理本地小区域内多个三个的面向同步连接(SCO)的链路(主要用于64kbit/s速率的语音传输)，和多达七个的分别支持最大速率为433.9和723.2kbit/s的对称和不对称数据传送的异步无连接(ACL)链路。无线电子系统以2.4GHz在全球适用的非许可工业、科学和医学(ISM)频带中工作，在小于1mW的发射功率下，覆盖最高达10米的距离，并且结合时分多址访问(TDMA)方案，应用频率跳跃通过空中以1Mbit/s的符号速率传送数据。商业化产品中接受这种新通信技术的关键在于设计可嵌入现有及未来的便携式和固定电子消费装置中的低功率、小尺寸、低成本无线电子系统。
已知的蓝牙收发器结构在一个信号处理链内使用数个模块。从而，至少一个信号处理链被用于发射分组，至少另一个信号处理链被用于接收分组。例如，在发射器链中，通过相应的逻辑通道，用户同步数据，用户异步数据或者用户等时数据被发送给面向同步连接(SCO)链路用发射缓冲器和异步无连接(ACL)链路用缓冲器。如同蓝牙系统的规范中所述那样，起源于链路管理器协议的控制信息也可被送给ACL缓冲器。多个ACL和SCO缓冲器中每个ACL和SCO缓冲器中的存储信息代表要通过链路传送的有效负载。传送有效负载前，通过附加循环冗余校验(CRC)位，加密，白化，和可选地利用比率1/3或2/3正向纠错(FEC)码进行编码，处理有效负载。可借助CRC发生器，加密模块，白化滤波器和FEC编码模块实现上述处理。并行地，分组报头由链路控制器组合，并保存在发射报头寄存器中。通过附加来自于HEC发生器的差错检验(HEC)位，利用相应的滤波器白化，以及借助相应的FEC编码模块，以比率1/3FEC码编码，处理报头。通过首先连接滤波和编码后的报头和有效负载信息，随后在所得到的位串前加上存取码，获得无线电帧。最后，无线电帧被转发给模拟无线电前端，以便在频率f(n)下发射。f(n)的值由跳频选择部件提供。
相应的接收器链可具有下述特征。当存取码相关器在频率f(n)下检测到无线电帧的到达时，触发事件开始接收器链中的处理。报头信息从接收的帧中被提取，利用FEC解码器解码，利用去白化滤波器去白化，借助HEC检验模块检验，并被保存在接收报头寄存器中。当HEC检验成功时，接收器可开始分别利用FEC解码器、去白化滤波器、解密模块和CRC检验模块，对有效负载信息进行解码、去白化、解密、和CRC检验。当CRC检验成功时，根据接收的分组的类型，分组被保存在接收SCO缓冲器，或者被保存在ACL缓冲器中。通过用户同步数据、用户异步数据和用户等时数据用逻辑通道，有效负载从接收缓冲器被传送到同步或异步I/O端口。如果在接收ACL缓冲器中已收到链路管理器控制器信息，那么它被转发给链路管理器协议。
链路控制器配置、监视和控制发射器和接收器链，以致可以数种状态操作基带。
基于连续信号处理模块之间的速率转换的数字基带系统的当前实现的已知缺陷是速率转换延迟，速率转换逻辑开销和能耗。
已知的缓冲器实现的缺陷是对可变长度分组来说内存效率低，以及缺乏可寻址性(addressability)和分配灵活性。
于是，本发明的目的是克服现有技术的缺陷，提供一种可用在现有及未来设备中的低功率、小尺寸、低成本的基带系统。
发明内容
本发明提供一种短程无线电通信系统用基带系统。它遵守蓝牙基带规范，非常适合于有效硬件实现，提供低功率、小尺寸和低成本无线电子系统设计。基带系统包括收发器单元和缓冲器单元，从而系统具有高效的门计数和降低的能耗。
收发器的设计以具有分布式数据通路流控制的流水线信号处理为基础。收发器单元处理输出(outgoing)和输入(incoming)的分组，并包括顺序连接的若干信号处理单元，从而每个信号处理单元由共同的时钟信号计时。模式线与每个信号处理单元连接，以便在发射模式和接收模式之间转换每个信号处理单元。与每个信号处理单元连接的控制线以发射模式向一个或多个在前信号处理单元传递流控制信息，或者以接收模式向一个或多个后续信号处理单元传递流控制信息。所述的装置也可仅仅被实现成发射器或者接收器，从而可省略模式线。
缓冲器单元包括应用灵活内存管理概念的缓冲器系统，所述灵活内存管理概念导致在门计数及功耗方面，缓冲器或存储元件的有效实现，并且提供为可变长度用户分组动态分配内存的灵活性。
保存第一处理单元和第二处理单元的数据的缓冲器系统包括若干存储元件，从而每个存储元件具有第一存储单元和第二存储单元。为在第一和第二模式之间转换各个存储元件，设置了开关子系统。每个第一存储单元可由第一处理单元按照第一模式寻址，而每个第二存储单元可由第二处理单元按照第一模式寻址。每个第二存储单元可由第一处理单元按照第二模式寻址，而每个第一存储单元可由第二处理单元按照第二模式寻址。
每个信号处理单元可包括一个多路复用器，以使多个信号能够由一个信号处理单元处理或产生。此外，每个信号处理单元可包括一个位于其输入端的多路复用器和一个位于其输出端的多路分解器。这种结构的优点在于每个信号处理单元可用于发射模式和接收模式，允许功能元件和门电路的部分复用。
每个信号处理单元可通过逻辑单元与控制线连接。这种结构的优点在于如果产生处理延迟，易于通知并暂时停止其它信号处理单元。此外，实际上，相同的控制线和逻辑单元可用于接收模式和发射模式。
如果逻辑单元包括OR门，那么可获得简单的结构。
流控制信息可包括向接收保持信息的信号处理单元指示停止处理的保持信息。这样，可实现临时停止处理的有效机构。
每个信号处理单元可被用于发射和接收模式。其优点在于只需建立一个信号处理链，从而可节省门计数。
当每个存储元件包括用于保存数据的若干单元时，可实现简单的存储元件结构。
第一地址解码器可选择一个供第一处理单元写入和读取数据的存储元件。第二地址解码器选择一个供第二处理单元写入和读取数据的存储元件。通过利用这种结构，可独立对每个或多个存储元件寻址。这可导致子储块的灵活分配和选择。
开关子系统可包括若干访问开关。每个访问开关与一个存储元件连接。这种结构的优点是能够实现灵活的访问。
如果控制器单元具有控制每个访问开关的访问开关寄存器，那么其优点在于可实现控制访问开关用的简单控制机构。
提供一种把第一处理单元和第二处理单元的数据保存在包含若干存储元件的缓冲器系统中的方法。每个存储元件包含第一子储单元和第二存储单元。所述方法包括下述步骤在第一模式和第二模式之间转换每个存储元件，在第一模式下，每个第一存储单元由第一处理单元寻址，每个第二存储单元由第二处理单元寻址，在第二模式下，每个第二存储单元由第一处理单元寻址，每个第一存储单元由第二处理单元寻址。
所述方法还可包括选择多个存储元件，并把它们组合成一个或多个存储块。其优点在于可为单时隙和/或多时隙分组动态分配内存。可选择内存的大小是灵活的。
可单独使用每个存储元件和每个存储块。这导致内存使用方面的广泛灵活性。
下面参考附图，举例详细说明本发明的优选实施例。
图1表示了基带系统的组件的示意图。
图2表示收发器单元的示意图。
图3表示收发器信号处理链装置的示意图。
图4表示信号处理单元及其连接线路的细节。
图5表示缓冲器单元的示意图。
图6表示有效负载缓冲器的结构。
图7表示缓冲器系统的细节。
图8表示缓冲器开关的示意图。
附图只是用于举例说明，不必按比例表现本发明的实际例子。
具体实施例方式
虽然本发明适用于各种通信系统，不过将在把焦点集中于遵守蓝牙基带规范的短程无线电通信系统的一个实施例的情况下，说明本发明。附图中，相同的附图标记用于表示相同或相似的部分。
图1图解说明在硬件/固件平台之上的基带结构的映象，所述硬件/固件平台实现短程无线电通信系统的基带系统8。以固件实现链路管理器和链路控制器(出于清楚的原因，图中未示出它们)。在嵌入微控制器11上的实时操作系统上执行代码，所述微控制器11通过系统总线1与总线解码器5，以及未示出的诸如存储器、总线仲裁器、中断控制器、计时器以及外部接口之类装置互连。嵌入微控制器11可以是ARM7TDMI微控制器。AMBA先进系统总线(ASB)可用作系统总线1，从而AMBA代表在“AMBA Specification Rev.D”(Advanced RISC Machines Ltd.(ARM)，Cambridge UK，1997年4月)中描述的先进微控制器总线结构。系统总线1与外围单元10(下面也称为第一处理单兇10)和基带单元7连接，第一处理单元10可以是语音编码器/解码器或者数据发送器/接收器，基带单元7包括缓冲器单元50和收发器单元20。缓冲器单元50包括缓冲器系统60，并且通过收发器总线2与收发器单元20互连。收发器单元20包括用于信号处理的通信装置30(下面称为收发器信号处理铲装置30)。收发器单元20通过RF(无线电前端)接口3与模拟无线电前端4连接。
缓冲器单元50实现发射(TX)和接收(RX)缓冲器，而收发器单元20实现发射器和接收器链的所有数字信号处理功能。缓冲器单元50、第一处理单元10和在微控制器11上执行的固件通过系统1相互通信。缓冲器单元50从而可被实现为ASB从属外围设备，它允许把所有硬件寄存器和缓冲器映射到微控制器的地址空间中，并产生硬件中时间紧要事件的ARM7TDMI中断。
图2描绘了短程通信系统用收发器单元20的方框图。收发器单元20包括与收发器控制器22互连的收发器信号处理链装置30，收发器控制器22包括分组组成器(分解器)23、收发器有限状态机24和时间同步单元25。
收发器单元20通过收发器总线2与缓冲器单元50通信。通过控制信号X_BB_WR和X_BB_WREN，借助用X_BB_D标记的数据总线，可把数据写入具有在总线X_BB_A指示的地址的相应有效负载缓冲器，或者从所述相应有效负载缓冲器读取所述数据。信号X_BB_CMD控制收发器单元20的收发器有限状态机24，而信号X_BB_IRQ0和X_BB_IRQ1分别向未示出的基带中断控制器指示已发生时钟事件，或者已在收发器信号处理链装置30中检测到分组接收事件。
收发器单元20通过无线电前端4与RF接口3通信。收发器信号处理链装置30在接口线路X_RF_DATA_TX以串行位流的形式输出无线电帧，而接口线路X_RF_DATA_RX被用于处理输入的无线电帧。在由接口线路X_RF_FREQ指示的频率下，通过无线电链路发射或接收输出和输入的无线电帧。在无线电前端4和收发器单元20之间，在线路X_RF_CTRL上交换控制信息。
在收发器控制器22中，执行两个或更多通信装置(未示出)之间的计时同步，利用收发器有限状态机24对收发器信号处理步骤排序，利用分组组成器(分解器)23组合和分解输出和输入的分组。在传输数据的同时，分组组成器23通过收发器总线2读取恰当的报头寄存器和寻址有效负载缓冲器，串行化32位宽信息块，把所得到的串行位串移动到收发器信号处理链装置30中。在接收数据的同时，分组组成器(分解器)23处理输入的位串，并在把信息块保存在报头寄存器或者可寻址缓冲器中之前，最终对输入的位串进行串行到并行处理，下面进一步说明。
如箭头所示，在收发器控制器22和收发器信号处理链装置30之间交换有效负载和报头数据。此外，在收发器控制器22和收发器信号处理链装置30之间传递MODE、CONTROL、HOLD_OUT、HOLD_IN、HEC_OK、CRC_OK和TRIGGER信号。
参见图3，图3表示收发器信号处理链装置30，下面简称为通信装置30的示意图。通信装置30包括实现报头检错(HEC)、增白(WHI)、正向纠错(FEC)、存取码相关性(ACC)、循环冗余校验(CRC)和加密(CRY)功能所需的数个信号处理单元40，由此标记各个方框。每个信号处理单元包括位于其输入端和输出端的一个多路复用单元42、43，图4中更详细地描述了多路复用单元42、43。信号处理单元40顺序连接，从而均由在时钟线32上提供的公共时钟信号计时。此外，每个信号处理单元40与模式线34、数据总线35和控制线36连接。控制信号MODE、HOLD_IN和HOLD_OUT与数据总线35一起被用于配置和控制收发器链内的信号处理单元40。用HFS标记的跳频选择由跳频单元41执行。
收发器有限状态机24通过利用模式线34上的信号MODE控制多路复用器42、多路分解器43和信号处理单元40，可关于发射模式和接收模式配置通信装置30。在发射模式下，信号处理单元40被配置并彼此连接，从而根据报头和有效负载产生无线电帧。提供用MT标记的发射多路复用器，组合报头和有效负载通路。以1Mbit/s的速率在RF接口线X_RF_DATA_TX，以串行连续位串的形式输出帧。在接收模式下，信号处理单元40被配置和连接成以致在输入的无线电帧作为报头和有效负载被转发给分组分解器23之前，信号处理单元40按照相反的顺序处理线路X_RF_DATA_RX上的输入无线电帧。从而，用MR标记的接收多路分解器被安排成把位流分成报头和有效负载。
通信装置30的信号处理链以具有通过控制线36传送的数据通路流控制，下面称为流控制信息的流水线式信号处理结构为基础。流水线中的所有信号处理单元40使用相同的信号处理积木式结构，并且由1MHz的公共时钟信号计时。通过在发射通路中使用反馈流控制机制，在接收通路中使用前馈控制，可向RF接口3提供和从RF接口3接受持续1Mbit/s位流，避免各个信号处理单元40的输入端和输出端之间成本高的数据速率转换。流控制信息通过包含OR门的逻辑单元38，被转发给下一信号处理单元40，或者被回送给前一信号处理单元40。用MC标记的控制多路分解器被安排在控制线36内，以便为报头通路和有效负载通路分离流控制信息。
图4表示一个信号处理单元40的一般结构的细节。这里，它包括由在时钟线32上提供的时钟信号同步计时的组合逻辑单元44、数据输入寄存器45、两个配置寄存器46，和状态寄存器47。组合逻辑单元44和状态寄存器47一起实现发射和接收通路中所需的信号处理单元40的功能。信号处理单元40包括位于其输入端的多路复用器42，接收线路TX_DATA_IN或者RX_DATA_IN上的位串。多路复用器42与数据输入寄存器45连接，数据输入寄存器45通过regData_in线向组合逻辑单元44提供数据。在信号处理单元40的输出端，安排一个多路分解器43。多路分解器43从组合逻辑单元44接收其输入，并且根据发射模式或接收模式，或者向下一信号处理单元40输出TX_DATA_OUT信号，或者输出RX_DATA_OUT信号，所述RX_DATA_OUT信号被送给接收信号处理链中的下一信号处理单元40。
寄存器45、46、47被用于连续记录来自多路寄存器42的位流的时间，保存可外部加载的配置数值，以及保持和向组合逻辑单元44的输入端反馈状态信息。
在信号处理单元40可开始处理数据之前，它必须被复位和配置。通过升高信号RESTART，清除数据输入寄存器45和状态寄存器47。当升高两个信号RESTART和LOAD时，模式线34上的外部信号MODE的值和在CONTROL数据总线35上提供的其它与模块相关的配置参数被保存在配置寄存器46中。一旦信号RESTART被释放，在线路TX_DATA_IN或RX_DATA_IN上提供的一串二进制位被时钟输入输入寄存器45。根据这些二进制位及保存在配置和状态寄存器46、47中的参数，组合逻辑单元44产生位串，所述位串通过多路分解器43在线路TX_DATA_OUT或RX_DATA_OUT被输出。
通过控制线36传送流控制信息升高信号HOLD_IN导致逻辑单元38升高HOLD_OUT和HOLD，从而禁用数据输入和状态寄存器45、47的时钟。这种情况下，信号处理单元40停止处理，即，新的输入值被忽略，信号处理单元40的内部状态保持不变，输出信号的值被保持。
在发射模式下，每个信号处理单元40的输出位串的长度总是大于(或等于)输入位串的长度，因为信号处理单元40可实现通道编码或附加奇偶校验位。当利用1MHz的相同时钟频率时钟输出两个位串时，每当信号处理单元40在输出位串中插入另外的二进制位时，它必须冻结流水线中的所有在前信号处理单元40。通过升高信号STALL，停止在前的信号处理单元40，STALL信号通过逻辑单元38，以HOLD命令的形式在控制线36上传回给流水线中的在先信号处理单元40。反馈环从而控制发射通路中的数据流。通过逻辑单元38发送STALL信号，并且HOLD信号被组合逻辑单元44接收。这里，逻辑单元38包括OR门。
在接收模式下，每个信号处理单元40的输出位串的长度总是小于(或等于)输入位串的长度，因为信号处理单元40可实现通道解码或除去奇偶校验位。当利用相同的时钟信号对输入和输出位串计时时，相应的信号处理单元40必须向接收处理链中的下一信号处理单元40指出在其输出端没有提供任何有效数据。这种情况下，流水线中的所有在前信号处理单元40必须停止处理输入数据。通过升高信号STALL，冻结流水线中的所有随后信号处理单元40，信号STALL通过逻辑单元38在控制线36上作为HOLD命令被转发给下一信号处理单元40。前馈机构从而控制接收通路中的数据流。
一般来说，相同的控制线36可被用于发射模式和接收模式。这会导致结构简单。
图5表示了缓冲器单元50的示意图。缓冲器单元50包括ASB从属控制器55和缓冲器系统60。缓冲器系统60包括基带收发器配置、分组报头存储、中断控制、基带控制和状态监视所需的存储器控制器52、有效负载缓冲器68、收发器配置和报头存储寄存器53，及控制和状态寄存器54。通过收发器总线2，基带收发器单元20以内存映象装置的形式看得见缓冲器单元50，通过系统总线1，诸如微控制器11之类的ASB主控制器看得见缓冲器单元50。
ASB从属控制器55通过AMBA总线，即系统总线1协调一个ASB主控制器和缓冲器系统60之间的控制和用户数据交换。如果AMBA总线解码器5通过启用芯片选择信号X_DSELASB0，选择缓冲器单元50，那么ASB从属控制器55处理并产生通过双向数据总线X_BD往来于在地址总线X_BA上定义的存储单元的符合AMBA的顺序或非顺序数据传送所需的所有ASB总线控制信号(X_BWAIT、X_BERROR、X_BLAST、X_BWRITE、X_nBREST、X_BLCK)。此外，ASB从属控制器为存储器控制器52产生写时钟信号wr_clk和允写信号wr_en，并利用信号bd_wr控制数据总线X_DB上的数据传送方向。在接口线中X_IRQ0和X_IRQ1上进行缓冲器单元50和微控制器11之间的中断。
缓冲器和收发器单元50、20之间借助收发器总线2的控制和用户数据交换由在收发器单元20中实现的收发器有限状态机24协调。参考图2指出了接口信号。
为了配置收发器单元20和保存分组报头信息，提供了收发器配置和报头存储寄存器53。这些寄存器53总是与系统总线1和收发器总线2连接，以便允许同时从这两个总线读出；但是，只有一个总线具有写入权限。控制和状态寄存器54包括缓冲器开关、收发器控制和中断处理用寄存器。提供控制和状态寄存器54的中断控制器，以便产生诸如时钟中断和分组接收中断之类的微控制器中断事件。
图6表示缓冲器系统60内有效负载缓冲器68的组织(内存映象)的细节。对于例如七个ACL TX，三个SCO TX，一个ACL RX和一个SCO RX有效负载缓冲器68的实现来说，提供12行的一批存储元件65。每个存储元件65包括第一存储单元61和第二存储单元62，这里可保存64个字节，从而可寻址为16个32位的单元。这种存储器结构导致在门计数和能耗方面缓冲器的有效实现，还提供通过选择多个存储元件65，并把它们组合成存储块66，为单时隙或多时隙分组动态分配内存的灵活性。每个存储元件65可处于第一模式或者第二模式。第一排的有效负载缓冲器68实现前一组和当前一组ACL RX有效负载缓冲器；随后的七排被用于实现下一组和当前一组七个ACL TX有效负载缓冲器；最后四排存储器实现一个SCO RX和三个SCO TX有效负载缓冲器。每排包括第一存储单元61和第二存储单元62，一个用于实现当前组，一个用于实现下一或前一组。通过利用收发器地址64或AMBA地址63，用单字节地址(例如从0x0000h-0x02FFh)对每一排寻址。如果通过AMBA系统总线1对缓冲器系统60寻址，那么必须添加该单元的地址基本偏移量(例如0x08000000h)。通过利用地址63、64，作为第二处理单元20的收发器单元20和连接在AMBA系统总线1上的任意装置，例如作为第一处理单元10、11的外围单元10或微控制器11，可以寻址的存储元件65中的第一或第二存储单元61、62进行读/写访问。但是，选择第一或第二存储单元由存储器控制器52控制，这避免了来自第二处理单元20和第一处理单元10的同时访问。
图7表示了存储器控制器52的更多细节，存储器控制器52包括第一和第二地址解码器71、72和选择数据，把数据写入存储元件65和控制寄存器53、54，从存储元件65和控制寄存器53、54读取数据的控制逻辑电路。通过收发器总线2，例如8位宽度的地址总线从系统总线1或者从收发器单元20对存储单元寻址。由于存储区可被分成一批存储元件65，从而建立存储块66，因此首先通过根据8个地址位的四个最高有效位(MSB)选择一个存储元件65，随后根据剩余的四个最低有效位(LSB)从寻址存储元件65的16个存储单元中选出一个存储单元，进行地址解码。对于写访问来说，第一地址解码器71通过用MA1或MB1标记的多路分解器，把允写信号发送给选择的存储元件65，而对于读访问来说，用MA2和MB2标记的多路复用器使寻址的存储元件65与系统总线1或收发器总线2连接。一个存储元件65或存储块66的第一和第二模式之间的转换由缓冲器开关寄存器76控制，缓冲器开关寄存器76可被微控制器11访问。缓冲器开关寄存器76的每个单一二进制位Si控制开关子系统74，开关子系统74包括连接到一个存储元件65上的访问开关75。
图8示意地图解说明了实现一个存储元件65或存储块66的第一和第二模式用访问开关75的可能状态。根据Si的值，设置一个或多个存储元件65，从而起源于系统总线1或收发器总线2的数据被写入正确的存储元件65或者从正确的存储元件65被读取。一个开关子系统74内的访问开关75被同时转换。
任何公开的实施例可与所示和/或描述的一个或几个其它实施例组合。对实施例的一个或更多特征来说也是这样。
权利要求
1.一种处理输出和输入分组的通信装置(30)，所述装置包括顺序连接的若干信号处理单元(40)，每个信号处理单元(40)由共同的时钟信号(32)计时；与各个信号处理单元(40)连接，以便在发射模式和接收模式之间转换各个信号处理单元(40)的模式线(34)；和每个信号处理单元(40)与其连接的控制线(36)，控制线(36)或者以发射模式向一个或多个在前信号处理单元传递流控制信息，或者以接收模式向一个或多个后续信号处理单元传递流控制信息。
2.一种处理输出分组的通信装置，所述装置包括顺序连接的若干信号处理单元(40)，每个信号处理单元(40)由共同的时钟信号(32)计时；和每个信号处理单元(40)与其连接的控制线(36)，控制线(36)把流控制信息传递给一个或多个在前信号处理单元(40)。
3.一种处理输入分组的通信装置，所述装置包括顺序连接，从而形成信号处理链的若干信号处理单元(40)，每个信号处理单元(40)由共同的时钟信号(32)计时；和每个信号处理单元(40)与其连接的控制线(36)，控制线(36)把流控制信息传递给信号处理链中后续的一个或多个信号处理单元(40)。
4.按照权利要求1-3之一所述的装置，其中每个信号处理单元(40)包括多路复用单元(42、43)。
5.按照权利要求1-3之一所述的装置，其中每个信号处理单元(40)包括位于其输入端的多路复用器(42)和位于其输出端的多路分解器(43)。
6.按照权利要求1-3之一所述的装置，其中每个信号处理单元(40)通过逻辑单元(38)与控制线(36)连接。
7.按照权利要求6所述的装置，其中逻辑单元(38)包括一个OR门。
8.按照权利要求1-3之一所述的装置，其中流控制信息包括指示接收保持信息的信号处理单元(40)停止处理的保持信息。
9.按照权利要求1所述的装置，其中每个信号处理单元(40)可用于发射和接收模式。
10.包括彼此互连的收发器控制器(22)和按照权利要求1-9任一所述的通信装置的收发器单元(20)，所述收发器单元(20)适合于通过总线系统(2)与缓冲器单元(50)通信。
11.保存第一处理单元(10、11)和第二处理单元(20)的数据的缓冲器系统(60)，包括若干存储元件(65)，每个存储元件包括第一存储单元(61)和第二存储单元(62)，在第一模式和第二模式之间转换存储元件(65)的若干开关子系统(74)，其特征在于在第一模式下，每个第一存储单元(61)可由第一处理单元(10、11)寻址，每个第二存储单元(62)可由第二处理单元(20)寻址，在第二模式下，每个第二存储单元(62)可由第一处理单元(10、11)寻址，每个第一存储单元(61)可由第二处理单元(20)寻址。
12.按照权利要求11所述的缓冲器系统，其中每个存储元件(65)包括若干单元。
13.按照权利要求11所述的缓冲器系统，还包括选择供第一处理单元(10、11)读写数据的一个存储元件(65)的第一地址解码器(71)。
14.按照权利要求11所述的缓冲器系统，还包括选择供第二处理单元(20)读写数据的一个存储元件(65)的第二地址解码器(72)。
15.按照权利要求11所述的缓冲器系统，其中每个开关子系统(74)包括若干访间开关(75)。
16.按照权利要求11和15所述的缓冲器系统，还包括具有控制每个开关子系统(74)的缓冲器开关寄存器(76)的控制器单元(52)。
17.包含通过总线系统(2)连接的按照权利要求1-9任一所述的通信装置(30)和按照权利要求11-16任一所述的缓冲器系统(60)的基带系统。
18.一种把第一处理单元(10、11)和第二处理单元(20)的数据保存在包括若干存储元件(65)的缓冲器系统(60)中的方法，每个存储元件(65)包括第一存储单元(61)和第二存储单元(62)，所述方法包括在第一模式和第二模式之间转换每个存储元件(65)；在第一模式下，第一处理单元(10、11)对每个第一存储单元(61)寻址，第二处理单元(20)对每个第二存储单元(62)寻址；和在第二模式下，第一处理单元(10、11)对每个第二存储单元(62)寻址，第二处理单元(20)对每个第一存储单元(61)寻址。
19.按照权利要求18所述的方法，还包括选择多个存储元件(65)，并将其组合成包括第一存储块和第二存储块的一个或多个存储块(66)。
20.按照权利要求19所述的方法，还包括在第一模式和第二模式之间转换每个存储块(66)；在第一模式下，第一处理单元(10、11)对每个第一存储块寻址，第二处理单元(20)对每个第二存储块寻址；和在第二模式下，第一处理单元(10、11)对每个第二存储块寻址，第二处理单元(20)对每个第一存储块寻址。
全文摘要
本发明提供一种短程无线电通信系统用基带系统。所述基带系统符合蓝牙基带规范，并且非常适合于高效硬件实现，提供低功率、小尺寸和低成本的无线电子系统设计。基带系统包括收发器单元和缓冲器单元，从而系统具有高效门计数和降低的功耗。收发器单元设计以具有分布式数据通路流控制的流水线信号处理为基础。收发器单元处理输出和输入的分组，并包括顺序连接的若干信号处理单元，从而每个信号处理单元由共同的时钟信号计时。模式线与每个信号处理单元连接，以便在发射模式和接收模式之间转换每个信号处理单元。与每个信号处理单元连接的控制线以发射模式向一个或多个在前信号处理单元传递流控制信息，或者以接收模式向一个或多个后续信号处理单元传递流控制信息。缓冲器单元包括应用灵活内存管理概念的缓冲器系统，所述灵活内存管理概念导致在门计数及功耗方面，缓冲器或存储元件的有效实现，并且提供为可变长度用户分组动态分配内存的灵活性。保存第一处理单元和第二处理单元的数据的缓冲器系统包括若干存储元件，从而每个存储元件具有第一存储单元和第二存储单元。为在第一和第二模式之间转换各个存储元件，设置了开关子系统。在第一模式下，每个第一存储单元可由第一处理单元寻址，每个第二存储单元可由第二处理单元寻址。在第二模式下，每个第二存储单元可由第一处理单元寻址，每个第一存储单元可由第二处理单元寻址。
文档编号H04L12/28GK1708948SQ02803705
公开日2005年12月14日 申请日期2002年1月14日 优先权日2001年1月17日
发明者西蒙·傅勒, 德特里希·迈瓦尔德, 沃尔夫冈·斯科特 申请人:国际商业机器公司