专利名称：帧同步设备和方法
技术领域：
本发明涉及一种用于二进制数据传输系统的帧同步设备，其中数字数据作为组织成帧的串行比特流传输，每个帧包括一预定义的帧头部，包含一串行输入并行输出移位寄存器装置，用于接收所述串行比特流并以连续顺序输出所述帧，所述移位寄存器装置包括串行输入部分和并行输出部分，并且具有至少与帧的比特数同样多的级。此外，本发明涉及一种用于二进制数据传输系统的帧同步方法，其中数字数据作为组织成帧的串行比特流传输，每个帧包括一预定义的帧头部，包含将所述串行比特流输入到串行输入并行输出移位寄存器装置的串行输入部分的步骤，其中串行输入并行输出移位寄存器装置具有至少与帧的比特数同样多的级，并且从所述移位寄存器装置的并行输出部分以连续顺序输出所述帧。
这种设备和这种方法用在数字数据传输系统中，诸如SDH(同步数字系列)/SONET(同步光网络)或者吉比特以太网，并且特别使用在这样一种系统的联网部分中，其中串行数据在单个信道上传输，并且在接收侧，为了后续处理被转换成并行数据。
在数字数据传输系统中，诸如，SDH/SONET或者吉比特以太网，在发送侧的数据一个字节一个字节地发送，以串行顺序形成无尽的比特流，其中一个字节是一固定的、但不重要长度的1和0的字。当比特序列在接收侧必须是被按字节多路分解时，了解在该比特流中原始字节的位置是非常重要的。传输开销赋予了这么做的可能性，其通过在发送侧插入一个或多个特殊字节，该字节也被称为帧头部字节(SDH/SONET)或者逗号字节(comma byte)(吉比特以太网)。然而，该特殊字节的出现时刻在接收侧是未知的，以至于在接收侧需要识别该特殊字节的特殊措施。在接收侧在比特流中识别出该特殊字节时，就知道了多路分解的时刻并且能够将该多路分解的并行输出数据对准到字节边界。
为了能够在接收侧识别该特殊字节，帧头部检测或者逗号字节检测是必须的，并且可复位的N分时钟计数器必须同步到该帧头部字节位置。该N分时钟输出信号确定该多路分解发生的时刻。当检测到该特殊字节被时，必须在一精确的已知时间间隔中以全速执行该同步可复位N分时钟计数器的同步。
美国专利4,675,886公开了一种帧同步设备，其利用了与移位寄存器的输出相连的帧对准字解码器，该移位寄存器在其输入接收已收到的数据比特流。它可以由时钟信号定时，该时钟信号从再现周期模式的数据比特流定时信号的周期选择中产生。该模式是由在帧持续期间内的相对比特位置形成，其中至少部分帧根据在一个帧中的对准字比特的分布而分布，并且其形成有规则地在帧持续期间上分布的相同尺寸的组。该时钟信号由分频器在该设备中产生，该分频器用20或21除，通过数据比特流定时的一个周期的值在其上强加一周期性相位跳跃，只要该对准字没有被该译码器识别。该移位寄存器在两个并行部分中实现，两个并行部分由它们之间带有相对相移的时钟信号的版本计时，两部分之一在时钟信号的每个相位跳跃上并行地更新另一部分。
美国专利5,442,636描述了一种帧对准电路，用于对准在最大开始时间变化间隔内接收到的多个信息分组信号，该电路包含多个帧检测器、展宽电路和可变延迟电路，其由同步信号发生器和延迟控制电路控制。在该发明的一个实施例中，延迟控制电路延迟每个信息分组信号一持续时间，该持续时间由该信息分组信号的开始和在最近接收到的信息分组信号开始之后的时间间隔来确定。这样，每个信息分组信号被延迟了相应的一段时间，以便彼此之间对准多个信息分组信号。
WO 00/77960公开了将虚拟连接的数据流转换成连续连接的数据流的方法和设备。数据在容器内传输，并且N个容器被组合在一个复帧中。该虚拟连接的数据流包含X个部分流/信道。被分配给复帧中相同位置的每个容器通过评估该容器的复帧指示器来识别。彼此之间相对的部分数据流的所述被识别容器的时移被测量。如果这种时移被检测到，仅前导容器被以这种方式延迟，这种方式是实现所有容器关于时间对准的方式。每个信道与一指针解释器相关联，跟随着灵活的存储器和指针发生器。该指针发生器是相互同步的(inter-synchronized)，并且每个指针发生器被装备来控制关于它的信道的灵活存储器的读出。被选择作为主信道的信道具有开销插入器。
本发明的一个目标是改进帧同步的有效性，并且特别是实现低功率损耗。
为了实现上述的和进一步的目标，根据本发明的第一方面，提供了用于二进制数据传输系统的帧同步设备，其中数字数据作为组织成帧的串行比特流被传输，每个帧包括一预定义的帧头部，包含一串行输入并行输出移位寄存器装置，用来接收所述串行比特流并以连续顺序输出所述帧，所述移位寄存器装置包括串行输入部分和并行输出部分，并且具有至少与帧的比特数同样多的级，其特征在于，控制装置用来检测在所述并行输出部分的输出中是否存在一帧头部，如果没有，控制所述移位寄存器装置，以便将所述并行输出部分的帧输出延迟至少一个时间周期，直到达到同步，所述时间周期是在所述串行输入部分中将一比特从一级移到下一级所必须的时间。
根据本发明的第二方面，提供了一种用于二进制数据传输系统的帧同步方法，其中数字数据作为组织成帧的串行比特流传输，每个帧包括一预定义的帧头部，包含如下步骤将所述串行比特流输入到串行输入并行输出移位寄存器装置的串行输入部分，串行输入并行输出寄存器装置具有至少与帧的比特数同样多的级，并且从所述移位寄存器装置的并行输出部分以连续顺序输出所述帧，其特征在于包含进一步的步骤检测在所述并行输出部分的输出中是否存在帧头部，并且，如果没有，将所述并行输出部分的帧输出延迟至少一个时间周期，直到达到同步，所述时间周期是在所述串行输入部分中将一比特从一级移到下一级所需要的时间。
根据本发明，来自于移位寄存器的并行输出部分的帧输出被保持至少一高频周期，并且比特流的多路分解的时刻被跳过或“突跳(kick)”至少一比特。也就是，将从移位寄存器装置的并行输出部分输出的被多路分解的并行数据馈送给搜索帧头部的控制装置。如果帧头部在确定时间内没有被发现，多路分解被跳过至少一时钟周期，从而在至少一比特之后继续。重复该过程，直到在并行数据中检测到帧头部。如果检测到帧头部，该系统被同步。当该系统已经达到同步时，意味着被多路分解的并行输出数据被对准到字节边界，不再会发生任何事情。仅当同步再一次失去时(举例来说，由于外部环境)，该重新同步过程再一次开始。
本发明的一个主要优势在于，同步在具有较低频率和较少损耗的并行时钟域中实现，或者甚至由如整个传输系统控制器的外部源实现。因此，根据本发明的同步能够在利用低频驱动信号的电路，如CMOS中实现。
应当指出，这里用到的术语“帧”意指着各种帧、字、字节等。并且这里用到的术语“帧头部”意指有点特殊的字节，例如象帧头部字节(SDH/SONET)，或者字节(吉比特以太网)。
本发明进一步有利的实施例在从属权利要求中限定。
尤其是，帧输出的延迟可以重复多次，直到达到同步。
通常，帧具有固定长度，并且优选由字节组成。
在另一个实施例中，其中产生第一时钟脉冲，其给来自于移位寄存器装置的并行输出部分的帧输出计时，该第一时钟脉冲被延迟至少一个时间周期，该时间周期是在串行输入部分将一比特从一级移到下一级所需要的时间。因此，该第一时钟脉冲也可以被称为输出时钟脉冲，它被跳过至少一个时钟脉冲，直到达到同步。
通常，生成对串行比特流到移位寄存器装置中的串行输入部分的输入计时的第二时钟脉冲，并且将它转换成具有一时间周期的所述第一时钟脉冲，该时间周期是第二时钟脉冲时间周期的N倍，其中每个帧包括N比特，以便第一时钟脉冲被延迟所述第二时钟脉冲的至少一个时间周期。
在本发明的还又一个实施例中，(“突跳-针(kick-pin)”)控制信号被生成，如果在移位寄存器装置的并行输出部分的输出中没有检测到帧头部，其中第一时钟脉冲的产生由所述控制信号阻碍至少一个时间周期，该时间周期是在串行输入部分将一比特从一级移到下一级特所需要的时间。因此，这种“kick-pin”信号确定跳过第一时钟脉冲，直到达到同步。
本发明的上述目标和其它方面将通过下述描述和附图更好的被理解，其中
图1示意性地显示了在发送侧和接收侧的数据比特信号波形；图2示意性地显示了在发送侧和接收侧的数据比特信号波形，包括阴影部分绘出的帧头部字节。
图3显示了包含串行输入并行输出移位寄存器的传统帧同步设备示意方框图。
图4显示了包含根据本发明优选实施例的串行输入并行输出移位寄存器的帧同步设备的示意方框图。
图5是提供在图4的设备中的数字单触发电路的第一优选实施例；图6显示了在图5的电路中使用或创建的几个信号的波形；图7显示了当置位(Set)信号晚于信号中时钟(clock-in-signal)时，在图5的电路中使用或创建的几个信号的波形；图8显示了在图4设备中提供的数字单触发电路的第二优选实施例；图9显示了在图8的电路中使用或创建的几个信号的波形。
在数字数据传输系统中，如SDH/SONET或吉比特以太网，在发送侧(Tx)的数据一个字节一个字节地发送，形成如在图1中示出的以串行顺序的无尽比特流。字节是固定的，但是不重要长度的0和1的字。当比特序列必须是在接收侧(Rx)按字节多路分解时，了解原始字节在该比特流中的位置是极其重要的。传输开销赋予了这么做的可能性，其通过在对于接收侧未知的时刻在发送侧插入一个或多个特殊字节，该字节也被称为帧头部字节(SDH/SONET)或者逗号字节(吉比特以太网)。当如图2示出的在接收侧该特殊字节在比特流中被识别出时，获知多路分解的时刻，并且能够将该被多路分解的并行输出数据对准到字节的边界。
为了能识别该特殊字节，帧头部检测或者逗号字节检测是必须的，并且可复位的N分时钟计数器必须被同步到帧头部字节位置。包括这种可复位的N分时钟计数器的传统帧同步设备显示在图3中。该N分时钟输出信号确定了多路分解发生的时刻。当该特殊字节被检测到时，该同步的可复位N分时钟计数器的同步必须在精确的已知时间间隔中以全速发生。
本申请建议利用所谓的“kick-pin”原理，其利用低频驱动信号，如CMOS，使该计数器与串行比特流同步成为可能。帧头部检测能够以并行数据比特速率实现。该计数器没有在精确的已知时刻复位，但是输出时钟被保持一高频时钟周期。该行为的结果在于多路分解比特流的时刻被移动一比特。这可以以低频重复，直到同步/对准发生。尽管驱动能以非常低的频率运行，但是应该意识到同步将花费较长时间。
将多路分解的数据输出馈送到数据处理装置(所谓的成帧器电路)，其在它的已输入并行数据中检索帧头部或逗号字节。如果该特殊字节没有在一定的时间帧中发现，它将向N分时钟计数器的kick-pin发送一信号，以便跳过一个时钟周期，并且从而在一比特后进行多路分解。该处理过程会重复直到在输出并行数据中检测到帧头部或者逗号字节。如果它被检测到，那么系统被同步。当系统达到同步时，意味着该多路分解的输出数据被对准到字节边界，任何事情不再发生，并且不会再产生“kick-pin”信号。仅仅当失去同步时(例如，由于外部环境)，重新同步过程将重新开始。
在图4的设备中的“kick-pin”信号具有与图3设备中的“Reset(复位)”信号同样的职能，即调整多路分解的时刻。然而，图3设备中的“复位”信号发生在高频串行时间域，而图4设备中的“kick-pin”信号在低频并行时间域内生成。此外，图3设备中的“Reset”信号立即设置多路分解时刻，而“kick-pin”信号移动多路分解的时刻与串行高频时钟相关的一个时钟周期。
因此，一个主要优势在于“Kick-pin”信号能够由在较低频率、较少损耗的并行时钟域中的电路产生，或者甚至由例如整个传输系统控制器的外部源产生。
顺便应该提及的是，预计串行时钟已经被提取出来并且正确地对准到串行数据。
跳过一个时钟周期的电路能够作为所谓的数字单脉冲(one shot)提供。该电路的第一优选实施例在图5中示出。该电路能够由低频信号驱动，而同时输出仅跳过一个高频时钟周期。
当“kick-pin”信号变高时，第一触发器FF1的Q输出将在时钟输入(clock-in)的下一个边沿变高。这设置了公知的置位-复位(set-reset)电路(这里以或门示出)并且kick-out(突变-输出)将变高。该置位信号还被馈送到第二触发器FF2。该FF2的Q输出将在时钟输入的一个时钟周期之后变高，并且随后复位该置位-复位电路。Kick-out将再变低。由于S和R永远不会在同一时间变化，禁止状态是不可能发生的。将kick-out信号和时钟输入进行“与”，提供了时钟输出(clock-out)信号，其遗漏了一个脉冲。将该“遗漏脉冲时钟信号(missing-pulse-clock-signal)”施加到N分计数器上导致了一个时钟周期的“等待”时间。然而，应该指出，因为置位-复位电路具有未知的启动(start-up)行为，所以第一kick-pin脉冲可能必须让电路处于已知状态。图5电路中的信号波形在图6中显示出。
当对于FF2使用N个存储器元件时，该数字单脉冲能够被延展到所谓的N脉冲(N-shot)。对于N＝1，该置位-复位电路不是必需的，并且能够由单个门来取代。这归因于两个串连触发器的准确的通过构造定时(timing-by-construction)。
必须采取特别的考虑来避免时钟低频干扰(glitch)。也就是说，如果该置位信号晚于时钟输入信号出现，该时钟输出信号会产生一脉冲，正好在希望不具有脉冲的地方。这样的情形在图7中显示。
在图8中给出用于从连续时钟序列中移去一个时钟脉冲的实际电路，如在导航器(Pathfinder)芯片上应用的，图8中显示了数字单脉冲电路的第二优选实施例。该电路的最大运行频率由反相器和与门的延迟确定，并且由触发器的建立/保持(set-up/hold)时间确定。第三触发器FF3应该首先变化，然后是第二触发器FF，接着是第一触发器FF1。在图8的电路中使用或者发生的信号波形在图9中显示。
尽管参考附图中的例子在上面描述了本发明，但是明显的是本发明并不限制于此，它能够在附属的权利要求中公开的范围内以多种方式变化。
权利要求
1.一种用于二进制数据传输系统的帧同步设备，其中数字数据作为组织成帧的串行比特流传输，每帧包括预定义的帧头部，该设备包含串行输入并行输出移位寄存器装置，用来接收所述串行比特流并且以连续顺序输出所述帧，所述移位寄存器装置包括串行输入部分和并行输出部分并且具有至少与帧的比特数同样多的级，其特征在于，控制装置，用来检测在所述并行输出部分的输出中是否存在帧头部，如果不存在，控制所述移位寄存器装置，以便将所述并行输出部分的帧输出延迟至少一个时间周期，直到达到同步，所述时间周期是在所述串行输入部分中将一比特从一级移到下一级需要的时间。
2.根据权利要求1的设备，其中，所述控制装置被适配为使得帧输出的延迟被重复几次直到达到同步。
3.根据权利要求1或2的设备，其中，所述帧具有固定长度。
4.根据权利要求3的设备，其中，所述帧是字节。
5.根据前述权利要求中至少一个的设备，包含第一时钟装置，用于产生对所述移位寄存器装置的所述并行输出部分计时的第一时钟脉冲，其中控制装置被适配成控制所述第一时钟装置，以便所述第一时钟脉冲被延迟至少一个时间周期，该时间周期是在所述串行输入部分中将一比特从一级移到下一级所需要的时间。
6.根据权利要求5的设备，其中，每帧包括N比特，第二时钟装置被提供用来产生对所述移位寄存器装置的所述串行输入部分计时的第二时钟脉冲，并且所述第一时钟装置将所述第二时钟脉冲转换为所述第一时钟脉冲，所述第一时钟脉冲具有比所述第二时钟脉冲的时间周期长N倍的时钟周期，其特征在于，所述控制装置被适配为控制所述第一时钟装置，以便所述第一时钟脉冲被延迟所述第二时钟脉冲的至少一个时间周期。
7.根据权利要求5或6的设备，其中，所述控制装置适于向所述第一时钟装置提供(“kick-up”)控制信号，并且所述第一时钟装置被适配为使得被所述控制信号阻塞至少一个时间周期，所述时间周期是在所述移位寄存器装置的串行输入部分中将一比特从一级移到下一级所需要的时间。
8.一种用于二进制数据传输系统的帧同步方法，其中数字数据作为组织成帧的串行比特流传输，每帧包括一预定义帧头部，该方法包含以下步骤将所述串行比特流输入到串行输入并行输出移位寄存器装置的串行输入部分，移位寄存器装置具有至少与帧的比特数同样多的级，并且从所述移位寄存器装置的并行输出部分以连续顺序输出所述帧，其特征在于以下步骤检测在所述并行输出部分的输出中是否存在帧头部，以及，如果不存在，延迟来自于所述并行输出部分的帧输出至少一个时间周期，直到达到同步，所述时间周期是在所述串行输入部分中将一比特从一级移到下一级所需的时间。
9.根据权利要求8的方法，其中，延迟帧输出的步骤被重复几次直到达到同步。
10.根据权利要求8或9的方法，其中，所述帧具有固定长度。
11.根据权利要求10的方法，其中，所述帧是字节。
12.根据权利要求8到11中的至少一个的方法，包含产生第一时钟脉冲的步骤，第一时钟脉冲对从所述移位寄存器装置的所述并行输出部分的帧输出计时，其特征在于，所述第一时钟脉冲被延迟至少一个时间周期，所述时间周期是在所述串行输入部分中将一比特从一级移到下一级所需的时间。
13.根据权利要求12的方法，包含进一步的步骤产生第二时钟脉冲，用来对所述串行比特流到所述移位寄存器装置的所述串行输入部分的的输入计时，以及将所述第二时钟脉冲转换成具有比所述第二时钟脉冲的时间周期长N倍的时间周期的所述第一时钟脉冲，其中每帧包括N比特，其特征在于，所述第一时钟脉冲被延迟所述第二时钟脉冲的至少一个时间周期。
14.根据权利要求12或13的方法，其特征在于进一步的步骤如果在所述移位寄存器装置的所述并行输出部分的输出中没有检测到帧头部，产生(“kick-pin”)控制信号，以及由所述控制信号阻塞所述第一时钟脉冲的产生至少一个时间周期，该时间周期是在所述移位寄存器装置的所述串行输入部分中将一比特从一级移到下一级所需的时间。
15.一种像SONET/SDH或吉比特以太网这样的数字数据传输系统，包含如权利要求1所述的设备，或者利用如权利要求8所述的方法工作，其中串行数据在单个信道上传输，并且在接收端被转换成并行数据，以用于进一步的处理。
全文摘要
本发明公开的是一种用于二进制数据传输系统的帧同步设备和方法，其中数字数据作为组织成帧的串行比特流传输，每个帧包括预定义的帧头部，其中所述串行比特流被输入串行输入并行输出移位寄存装置的串行输入部分，该移位寄存器装置具有至少与帧比特数同样多的级，所述帧被从所述移位寄存器装置的并行输出部分以连续顺序输出。本发明的特征在于，检测在所述并行输出部分的输出中是否存在一帧头部，如果不存在，将所述并行输出部分的帧输出延迟至少一个时间周期，直到达到同步，所述时间周期是在所述串行输入部分中将一比特从一级移到下一级所需的时间。
文档编号H04J3/06GK1729639SQ200380107063
公开日2006年2月1日 申请日期2003年11月18日 优先权日2002年12月19日
发明者M·范豪特, J·P·A·弗拉巴奇 申请人:皇家飞利浦电子股份有限公司