专利名称：双相脉冲调制解码器电路的制作方法
技术领域：
本发明涉及用于信号传输的数字数据的调制以及对所接收到信号的相应解调以恢复由此所携带的数字数据，并且尤其涉及用于编码数据的特定调制类型，诸如脉冲持续时间(宽度)调制(PDM或PWM)、开/关键控、不归零(NRZ)方案、差分相移键控(DPSK)、多频移键控(MFSK)以及各种形式的多元/N元编码。
背景技术：
通常按照调制类型对不同类型的通信信号进行分类。每种不同的调制形式都具有与其具体应用相关的优点和缺点。在选择特定形式的调制时需要考虑的一些因素包括带宽、功耗需求以及潜在的信号传播误差以及对原始信息的恢复。对于数字数据来说，是需要分开的时钟信号还是调制信号自同步是很重要的。调制和解调设备或电路相关的简易性或复杂性也是需要决定的因素。低能耗在使用电容性负载的传输线时是尤为需要的。
每种类型的信号调制都具有执行解调和数据恢复的专用解码器电路。例如，为解调调相信号，Harada提交的专利号为No.5,614,861的美国专利描述了一种利用一组鉴相器的系统，所述鉴相器带有接收信号的一个输入以及接收特定相位延迟的时钟信号的至少一个其他输入。鉴相的结果被输入到包括可将检测结果转换成一对数据比特的逻辑门的数据生成电路。相反地，为解调相移键控信号，Toshinori提交的专利号为No.6,204,726的美国专利包括比较输入信号与分频主时钟信号的鉴相器，随后就使用例如延迟电路、减法器、时钟信号再生器、相位补偿器、加法器以及决策单元对其结果进行逻辑处理，从而为该信号中的每个键控相移获取数据比特。需要一种低功率、高带宽、脉宽型的信号调制的解码器电路。
发明内容
本发明是一种处理DPPM信号的双相脉冲调制(DPPM)解码器电路，其中所述信号具有其持续时间(或“脉宽”)表示连续的M-位数据比特组的一系列高和低脉冲形式的脉宽，从而恢复该信号所携带的数据。M-位组的2M个可能数据值中的每一个都唯一地对应于2M个不同脉宽中的一个。高信号脉冲和低信号脉冲都表示M-位数据。该解码器将系列信号脉冲转换回数据比特的有序序列而不要求独立的或恢复的时钟。
更具体地，该解码器电路可以实现为由分开的高和低脉宽确定电路(两者大致相同)，其中专用于确定高脉冲宽度的电路块被耦合以接收直接来自于信号输入的DPPM信号，而专用于确定低脉冲宽度的电路块则被耦合至通过信号反相器的信号输入。随后就交错由两个电路块恢复的数据比特组在并行输出寄存器将其结合成数据字。
可以通过短延迟链(chain)来输送已调制的信号并在随后使用延迟输出至同步触发式寄存器以采样非延迟信号从而确定脉宽。延迟链提供与信号脉冲上升沿有关的特定延迟，选择该上升沿在期望的脉冲转换时间内下落以使得各脉冲表示一组可能的M-位数据值。可通过一组用于将已确定的脉宽转换成相应的M-位数据组的逻辑门或其他逻辑手段解释来自触发器的已寄存输出。
图1是根据本发明的一组DPPM脉冲的图示(信号值对时间)，其中DPPM脉冲的各脉冲持续时间用于表示一组对应的双位数据符号。
图2a和2b是根据本发明用于一组示例性数据的DPPM脉冲列的图示，示出在单个为期100ns的系统时钟周期内对9个高和低进行脉冲的DPPM脉冲系列的传输。
图3是典型DPPM编码器电路的示例电路图，用于生成由本发明解码器解调的DPPM信号。
图4是本发明典型DPPM解码器电路的示意性电路图。
具体实施例本发明是将双相脉冲调制(DPPM)信号转换回其数字数据表示的解码器电路(图4中示出了它的一个实施例)。DPPM是一种以二进制状态(1和0)的方式存在于数字电路中的表示数据的方法，其中交替的高和低信号脉冲串的各自持续时间或宽度来表示每脉冲2位(或更多)的数据。在图1中示出的典型实施例使用2位编码。使用表示每个可能双位符号值的一组不同脉宽来编码比特对，诸如
00＝4ns脉冲01＝6ns脉冲10＝8ns脉冲11＝10ns脉冲对4、6、8和10ns脉宽的选择是任意的，只要在DPPM信号传输接收端的解码电路能够正确地区分不同的脉宽，则也可使用4、5、6和7ns或者其它脉宽。解码电路(以及处理变化、噪声和信号劣化、以及在传播环境中的温度/电压变化)也限制了实际应用中每脉冲可编码的位数，其中每脉冲3比特具有8种(＝23)需要被正确解析的可能脉宽，而每脉冲4比特具有16种(＝24)需要被正确解析的可能脉宽。可以认为数据率是每秒编码的位数(或可选地，每秒的脉冲数)，它取决于每系统时钟内的脉冲数并取决于该系统的时钟频率。
“双相”是指将信息作为高进行脉冲和低进行脉冲发送的事实。多数脉宽调制方案仅改变高进行脉冲的宽度，因此实际上是调整占空因数。DPPM在每个“循环”的高和低部分内用不同的比特组编码，从而独立调制高和低进行脉冲的宽度。因此，对已产生的脉冲链来说，时钟周期和占空因数不是有效概念。DPPM的性质是“无时钟”，意味着仅通过检测与每次转变有关的脉宽就可解码数据。这就意味着时钟无需连同数据发送，也不必从数据中编码和恢复时钟。因此这是在不同芯片间传输时序要求严格脉冲串时的一个主要优势，是因为它免除了对处理时钟的需要，而对时钟的处理会引入计时波动和误差的机会。关于时钟仅要考虑的是在每个系统时钟周期内会发生若干脉冲“循环”的事实。例如，图2a和2b示出在100ns系统时钟周期内传送18位数据(在此组成作为9对双位)的交替高和低脉冲(5个高脉冲和4个低脉冲)的DPPM脉冲链的实例。这18位可以形成例如附带两位纠错码的16位数据字。这样每一个系统时钟周期就可以传输一个数据字。
由于在脉冲链的正相和负相上均发送信息，所以DPPM自然是一种非归零(或非归一)调制方案。然而通常期望包含在一个系统时钟时内的脉冲序列在每个这样的序列结尾处归零(或一)。最容易实现该优选选择的情况是如图2a和2b中的实例，当在要被表示为脉冲的一个字内的多位符号数是奇数，这是因为在该序列中最后的符号需要归零(或归一)以作为上一脉冲的后沿转变。但若是由编码器插入一个额外脉冲并且解码器忽该脉冲以强制其回归，则无需遵从该规则。
这样，DPPM方法将诸如双比特(M＝2)的M数据比特组表示为具有特定宽度的信号脉冲。2M个可能数据值中的每一个都对应于2M个不同脉宽中的一个，并且由高低交替的信号脉冲表示连续的M数据比特组。信号编码和解码电路执行数据比特和信息内容的信号脉冲表达之间的转换。
为了把数据比特编码成信号脉冲，所接收的数据字首先被分成M数据比特组的有序序列，然后将该序列的每一组转换成与之相对应的脉冲信号表示，这样就产生了表示数据的一系列高低信号脉冲。执行数据字到信号脉冲的转换的一种方式是指定信号脉冲的转换时间，每一转换时间都对应于先前转变时间，而先前转变时间由对应于当前M数据比特组的指定脉宽所增加，随后就在那些特定转换时间处产生信号脉冲转变。如下将参照图3描述以此方式执行转换的的典型编码器硬件。
为了把DPPM信号解码．成数据，就要确定每个高和低信号脉冲的脉宽，随后将其转换回M数据比特组的有序序列，并且重新结合成数据字。如下参照图4的描述阐明了一种由典型解码器硬件执行该转换的方法。
本发明使用的编码器电路参照图3，典型DPPM编码器电路在此处被分成两部分11A和11B的并行数据输入总线11上接收的数据字(例如，18比特组成9个双比特)。负载信号(未示出)指示何时数据可用。若无数据可用，则DPPM编码器保持空闲。Sys_Clock12是在DPPM编码器外部创建的系统时钟。
电路在奇数和偶数数据总线11A和11B上获取接收到的数据，将其同步至系统时钟并载入两个并行进入串行输出的移位寄存器13A和13B。把奇数位(即，位1、3、5、7、9、11、13、15和17)从总线11A载入另一个移位寄存器13A(奇数移位寄存器)，同时把偶数位(即，位2、4、6、8、10、12、14、16和18)从总线11B载入一个移位寄存器13B(偶数移位寄存器)。
然后将这些寄存器中的内容成对15A和15B地串行移出。从多路复用器输出29馈入的移位时钟脉冲确保了寄存器13A和13B数据的连续移出被同步至每个DPPM信号脉冲的结束。由此，数据字被分成每组M(此处M＝2)个数据位的有序序列。如果该数据被分成每组三位或四位，则输入总线11通常会分成载入到三个或四个移位寄存器的三个或四个部分，每个移位寄存器在其串行输出上提供每组一位的输出。
寄存器输出15A和15B把输入17连结至状态机19，该状态机19的N位输出21是其当前值和被编码的2比特对的函数。更具体地，状态机19以对应于在状态机输入17所接收到的连续2比特对的脉宽的量反复累加其状态。N位输出21仅具有一活动位并被用作输入23，以控制多路复用器25从流控延迟链27中选择连续抽头。使用多路复用器的输出29同步触发器31，这就在其输出33上把数据编码成其宽度表示2比特对的值的一系列高和低脉冲。
边沿检测器电路14(可以是任何已知的边沿检测器)在系统时钟Sys_Clock的每个上升沿处发出一个持续时间为2到3ns的起始脉冲。该起始脉冲把状态机19重设到第一抽头选择状态(tap_select[44:1]＝0，且tap_select
＝1)。该起始脉冲还将触发器31设置为‘设置’状态(高输出)。与系统时钟同步的1ns脉冲出现在输入12上用以起始92-元件的延迟链27。单独示出的第一延迟元件26考虑载入移位寄存器13A和13B以及将第一对数据位呈现给状态机19所用的时间。
在此校准延迟链27中的每一元件以使其具有1ns延迟。因此，脉冲通过该延迟链需要92ns。当使用图1所述的脉宽组时，假设在2ns的时间延迟(对应于tap_select
)处发生第一DPPM信号的转变，则该延迟链的大小就对应于将全部18-位的字表示为一系列DPPM信号脉冲所需的最大总时间。即，需要90ns的持续时间来传输作为九个10ns脉宽的高和低信号脉冲的九个“11”比特对。若选择其它的字大小和脉宽组，则延迟元件的数量以及每元件可能时间延迟量也将相应改变。系统时钟的周期必须超过当所有的信号都是最大的脉宽时一个信号脉冲序列的总持续时间。若使用延迟锁环(DLL)把该延迟链校准至系统时钟，则对于不同的系统时钟会自动按比例调整脉宽。
两个移位寄存器13A和13B中的最低有效位表示要被编码的当前比特对，并且从线17输入到抽头选择器状态机19。该状态机19为92-元件延迟链27选择一抽头点。对于四种可能的比特对，脉宽可以是4、6、8或10ns，在这种情况下有效的延迟点仅仅在偶数延迟元件上，所以在此实现中有46个有效抽头点。(但是，对脉宽的选择是任意的，而且可以选择另外一组脉宽。在提供足够的间隔以使得解码器能购精确区分它们的基础上选择脉宽。决定是否“足够”的因素诸如预期误差/噪声边界、系统中的噪声量以及所采用的包括处理波动、切换速度和设置/保持要求的技术特性。)基于当前抽头点(STATE(i))以及要编码的下一个2位数据(DATA[1:0])来累加抽头点选择21。最好把抽头选择实现作为单稳状态机19(基本上能在每个循环内进行多次移位的移位寄存器)，其中单个有效状态取决于从数据线17中输入的2位数据值，由每一时钟上的1、2、3、4和5位置所累加。虽然每一状态要求一寄存器会造成资源浪费，但该实现能购极快地切换状态，因此能够快速控制多路复用器25。在状态机19输出的抽头选择21和多路复用器25选择的从T2到T92的延迟链抽头之间是一一对应的。定时是在延迟链上传播的上升沿到达下一抽头点之前该抽头点必须累加至下一个值。
抽头点选择21是用于多路复用器25的选择器控制23。多路复用器25的输出29是在每个所选抽头点处产生的1ns脉冲。该多路复用器输出29同步触发器31，还形成移位时钟脉冲，该脉冲对移位寄存器13A和13B中的数据进行移位并且将状态机19从一个状态同步到下一状态。触发器31的输出33是图3整个解码器电路的DPPM输出。
根据本发明的解码器电路参照图4，本发明的典型DPPM解码器电路处理在输入43上接收到的串行DPPM信号以获取由输出寄存器78输出的并行数据。Sys Clock是在DPPM解码器外部创建的系统时钟。抗扭斜块(deskew)45和46允许对DPPM信号对独立延迟微调，用于同步D触发器51A到51D以及52A到52D并且提供由那些相同对触发器所采样的数据。例如可通过调谐每个块45和46中的venier电路的寄存器(未示出)来控制抗扭斜的量。分开解码高和低脉冲。如下将详述，由抗扭斜块45和46耦合至DPPM信号输入43的反相器48翻转DPPM信号脉冲，以使得能够使用基本相同的子电路解码该高和低脉冲。
一般通过检测与每个脉冲上升沿相关的脉宽来确定数据值。由短延迟链传输表示该数据的调制信号，而输出则用于同步和采样未延迟信号。结果是解码就无需独立或恢复的时钟。更具体地，串联到并联DPPM数据解码器包括两个延迟链49和50，它们都具有表示延迟链不同级的K-1个输出，其中K是表示已编码数据不同延迟值的数目。对于2-位编码，K＝4(对于3-位编码-，K＝8等)。
回到图1，对于使用2-位编码的实现，可使用例如4、6、8和10ns的脉宽来表示数据。通过对不同编码脉宽值的各种可能下降沿时刻之间的时刻T5、T7和T9处采样脉冲，就可以确定该脉冲的长度，并将其解码成它的成对数据位成分。这样在T5时刻(即脉冲上升沿5ns之后)，编码双位数据值00的4ns脉冲已经结束，而编码其它双位数据值的脉冲还没有在其下降沿转变成相反的信号状态。类似地，在T7时刻，编码数据值01的6ns脉冲已经结束，而稍后在T9时刻，编码数据值10的8ns脉冲就将结束，但是编码数据值11的10ns脉冲将仍继续到下一个纳秒。
如图4所示，发送数据脉冲的上升沿通过第一延迟链49并且在T5、T7和T9时刻出现，用于同步一组触发器51B-51D并由此采样在线55上呈现的数据脉冲。对于低进行脉冲，首先翻转引入对DPPM信号，然后发送通过结合另一组触发器52B到52D使用的第二延迟链50以采样在线56上呈现的反相数据脉冲。因此就独立解码了高和低脉冲。而通过使用具有在采样前翻转的低脉冲的两个延迟链，就有可能仅使用通过延迟链传播的上升沿来解码DPPM信号。这就产生能够避免延迟链内上升/下降数据离散的额外好处。
逻辑AND门电路63到66把由触发器51B到51D以及52B到52D输出到线57B到57D以及58B到58D上的采样脉冲值转换成与它们对应的数据值。
由此可见，DPPM方法允许使用脉冲的上升沿解码脉宽，由此就无需时钟，这就意味着接收机上无需额外的时钟线、时钟编码或者或时钟恢复电路。实际上，因为实际上使用数据脉冲的延迟形式来同步(或采样)引入的未延迟数据脉冲，所以这种技术就具有避免在操纵或恢复时钟时引入误差的可能性的额外好处。
权利要求
1.一种双相脉冲调制(DPPM)解码器电路，包括被配置成接收由一系列与数据比特的M比特组相对应的特定宽度的交替高低信号脉冲所组成的DPPPM信号的DPPM信号输入；耦合到所述DPPM信号输入的信号变换器；耦合到所述DPPM信号输入的高和低脉宽确定电路块，所述低脉宽确定电路块通过所述信号变换器耦合到所述DPPM信号输入，每个脉宽确定电路被构建为输出与各个高低信号脉冲的脉冲宽度相对应的M比特数据值；耦合到所述高和低脉宽确定电路块的并行输出寄存器，所述并行输出寄存器被配置成接收并交织所述M比特数据值，并且输出对应于所述DPPM信号的数据字。
2.如权利要求1所述的DPPM解码器电路，其特征在于，每个脉宽确定电路块包括在一组与引导信号脉冲边缘相关的特定延迟之后对每一脉冲寄存所述DPPM信号状态的装置，所述特定延迟被选择为落于所述可能M比特数据值集的预期脉冲转变时间之间；以及逻辑装置，耦合到所述寄存装置的输出，用于将所述已寄存的DPPM信号状态集转换成每一信号脉冲的相应M比特数据值。
3.如权利要求2所述的DPPM解码器电路，其特征在于，所述用于寄存的装置包括多个D触发式寄存器，使得各数据输入耦合到所述DPPM信号输入、并使各时钟输入耦合到对应于所述特定延迟集的延迟链分支，所述延迟链使输入耦合到所述DPPM信号输入。
4.如权利要求1所述的DPPM解码器电路，其特征在于，每个脉宽确定电路块包括被配置成接收DPPM信号脉冲并将其传播到多个抽头的延迟链；耦合到第一抽头的边沿检测器；具有耦合到所述第一抽头之后各抽头的时钟输入的多个触发器，所述触发器由边沿检测器的输出预先设置，并且所述触发器具有相耦合以接收并采样所述DPPM信号脉冲的数据输入；逻辑门，与所述触发器的输入相耦合，并被配置成根据其确定脉冲长度将所述采样脉冲转换成M-比特数据值；以及移位寄存器，被配置成接收相同电平的连续高或低脉冲的数据值，并将所述数据值并行载入所述并行输出寄存器。
5.一种操作双相脉冲调制(DPPM)解码器电路以将一系列信号脉冲转换成数据的方法，包括一系列交替高低信号脉冲的形式接收DPPM信号，每个高或低信号脉冲的特征在于2M个可能离散脉宽的任一个与数据比特的M比特组的2M个可能数据值唯一对应；在多个延迟时间的每一个之后采样所述DPPM信号，以为所述信号脉冲的每一个确定脉宽以及相应的M-比特数据值；以及将连续的M-比特数据值组合成数据字。
6.如权利要求5所述的方法，其特征在于，采样所述DPPM信号以确定所述DPPM信号中每个信号脉冲的数据值包括将所述接收到的DPPM信号提供给2M-1个触发寄存器的每一个的数据输入，并将逻辑高状态提供给最后一个触发寄存器的数据输入；在所述接收到的DPPM信号中检测上升脉冲沿，并且响应于该上升沿的检测来预先设置所有触发寄存器；延迟所述接收到的DPPM信号多个特定延迟时间，并将每个延迟后的DPPM信号提供给不同触发寄存器的时钟输入，所选定的所述延迟时间落于所述2M个可能的离散脉宽组的预期脉冲转换时间之间、以及在最后预期脉冲转换时间之后；以及将所述触发寄存器的一组信号状态逻辑地转换成每个信号脉冲的相应M-比特数据值。
7.如权利要求6所述的方法，其特征在于，把高脉冲转换成数据的独立电路块执行低脉冲到数据的转变，每个电路块基本相同并且所述DPPM信号在专用于转换低脉冲的电路块接收之前就已反相，上升脉冲沿的检测被执行为由每个电路块对上升脉冲沿的检测。
8.如权利要求5所述的方法，其特征在于，将连续的M-比特数据值组合成数据字包括将从每个信号脉冲中获取的所述数据值载入移位寄存器，并在每个系统时钟时段结束时输出所述移位寄存器的内容，每个系统时钟时段的特征在于所述接收到的DPPM信号的多个信号脉冲表示一个数据字。
全文摘要
一种处理DPPM信号(43)的双相脉冲调制(DPPM)解码器电路(图4)，该信号具有一系列高和低脉冲(图2B)，其脉宽表示连续的M个数据位组以恢复由信号携带的数据。M比特组的文档编号H04M5/06GK1864398SQ200480029264
公开日2006年11月15日 申请日期2004年10月4日 优先权日2003年10月10日
发明者D·S·科恩, D·J·迈耶 申请人:爱特梅尔股份有限公司