专利名称：错误更正电路与方法
技术领域：
本发明涉及 一 种错误更正电路与方法，其应用于显示端口接口的接收 端，以提高输入数据的可靠度。
背景技术：
显示端口才妾口 ( DisplayPort )是由3见频电子标准协会(video electronics standard association, VESA )所推广的新一代数字高速影音传输接口 ，包含 一条主链^各(main link )、 一条辅助通道(auxiliary channel)以及一条热插 拔检测(hot plug detect, HPD)信号线。主链路是一个高频宽、低延迟、单 向的等时性(isochronous )串流传输接口 ，由1至4条数据传输通道(lane ) 所组成，以提供数字视频与音频同时串流传输的功能，每一条数据传输通 道支持二种通道传输率(link rate ) F歸1.6或2.7Gbps，因此显示端口接 口最多可达10.8Gbps的传输速率。
显示端口的发送端(transmitter )利用类似于快捷外围控制器接口 (peripheral controller interface express, PCI-EXPRESS )的方式，将影1象和 声音的数据加载在高速的通道传输时钟(具有上述的通道传输率F,滅)上， 且利用美国国家标准局(American National Standards Institute, ANSI )8B/10B 编码器(encoder)将原始的S比特(bit)数据信号以及控制信号编码为10 比特直流平衡(dc-balanced)信号。逆向地，显示端口的接收端利用解码器 以还原8比特数据信号和控制信号，但是，在通道品质不佳的情况下，可 能导致接收到的信号有误(例如0变成1，或1变成0),而无法在解码阶 段找到正确的对应原始值，因而有可能让后面的数据信号无法正确被判读。
图1是在主链路上传输的主视频数据流封包(main video stream data packing)的一个例子。参考图1,主链路100包含4条数据传输通道丄。 A , 在每一条数据传输通道中，每一空白结束(blanking end)信号BE之后都 是一个视频数据区的开始，而视频数据区结束之后再紧接着空白起始 (blanking start )信号BS。至于在空白起始信号BS与空白结束信号BE之间则填入VB-ID信号、视频时间戳(time stamp )M,^7:0、音频时间戳M^7:0、 甚至是音频数据。如果错误发生在视频数据区，可能会导致画面有错误的 像素(pixel)值产生。甚至，当错误发生在空白起始信号BS、空白结束信 号BE、或VB-ID信号等控制信号时，将可能导致接收端无法正确地形成水 平同步"f言号 (horizontal synchronization )、 或垂直同步4言号 (vertical synchronization)等重要的影像控制信号。为解决上述问题，因此提出本发 明。
发明内容
有鉴于上述问题，本发明目的之一是提供一种错误更正电路，利用 ANSI10B/8B解码器在解码过程中发生解码错误时，主动去调整物理层 (physical layer, PHY)的设定以及利用数字逻辑方式做数据更正处理，以 提高输入数据的可靠度。
为实现上述目的，本发明的错误更正电路被应用在一数字视频接口的 接收端，用来在解码阶段进行错误更正处理，包含至少一组转换电路以 及一微处理器。每一组转换电路包含 一均衡器，接收一差分信号，用以 放大该差分信号并产生一放大信号； 一时钟追踪式数据恢复电路，接收该 放大信号，用以产生一恢复数据； 一串行至并行转换器，接收该恢复数据， 用以执行串行至并行转换，并产生一并行数据；以及一解码器，接收该并 行数据，用以产生一解码数据、 一解码控制信号以及一解码错误信号的至 少其中之一。微处理器则接收该解码错误信号，在一段预设时间内，若该
解码错误信号的解码错误数目大于一临界值时，调整该均衡器以及该时钟 追踪式数据恢复电路的至少其中之一 。
本发明另一个目的是提供一种错误更正方法，应用在一数字视频接口 的接收端，用来在解码阶段进行错误更正处理，该方法包含以下步骤一 判断步骤，在一段预设时间内，判断一解码错误信号的解码错误数目是否 大于一临界值；以及一调整步骤，当该解码错误的数目大于一临界值时， 调整一设定值，以设定一物理层。
本发明再一个目的是提供一种错误更正方法，应用在一数字视频接口 的接收端，用来在解码阶段进行错误更正处理，该方法包含以下步骤一 判断步骤，在一段预设时间内，判断一解码错误信号的解码错误数目是否大于一临界值；以及一修正步骤，当该解码错误的数目大于该临界值时，
根据该解码错误信号以修正一个或多个相对应的信号。
现在配合下列附图、实施例的详细说明及权利要求书，将上述及本发 明的其他目的与优点详述于后。
图1是在主链路上传输的主视频数据流封包的一个例子。
图2显示本发明错误更正电路的一实施例的框架示意图。 图3是调整均衡器的强度以改善解码错误状况的流程图。 图4显示一解码控制信号、 一解码错误信号、 一修正解码控制信号 的时序图。
图5显示一原始解码数据、 一解码错误信号、 一修正解码数据的时 序图。
图6是本发明错误更正方法的流程图。主要元件符号说明
100主链路 200 4普误更正电路
210转换电路 211均衡器
212时钟追踪式数据恢复电路 213串行至并行转换器 214 ANSI10B/8B解码器 250修正单元 260微处理器
具体实施例方式
图2显示本发明错误更正电路的一实施例的框架示意图。 参考第2图，本发明错误更正电路200被应用在显示端口接口的接收 端，包含一均衡器(叫ualizer) 211、 一时钟追踪式数据恢复电路(clock data recovery ， CDR )212、 一串行至并行转换器(serial to parallel converter )213、 一 ANSI10B/8B解码器214、 一修正单元250以及一微处理器 (microprocessor, MCU ) 260。
转换电路210被设置在主链路其中的一个数据传输通道"(当主链路 有四个数据传输通道时，就需设置四组转换电路210)，均衡器211根据一增益(gain)值g将一差分(differential)信号放大之后，以产生一放大信 号。时钟追踪式数据恢复电路212包含一锁相回路(phase-locked lo叩circuit, PLL)(图中未示出)，且根据一电荷泵电流值来设定该锁相回路的时钟频 率。时钟追踪式数据恢复电路212接收并追踪该放大信号，以产生一恢复 数据，串行至并行转换器213再将该恢复数据由串行格式(format)转换成 并行格式，而产生10比特的并行数据。在接收端利用ANSI 10B/8B解码器 (decoder) 214再将上述的10比特直流平衡信号还原成原始的8比特数据 信号和控制信号。ANSI10B/8B解码器214接收该10比特并行数据并解码
之后，产生一解码错误信号。&、 一解码数据Ay。以及一解码控制信号C^。
其中，该解码数据A。以及该解码控制信号CS。皆为8比特。当解码教 据Ay。或解码控制信号CS。的某个比特组在传输过程有遭到破坏而无法正确 解码时，ANSI10B/8B解码器214就会产生相对应的解码错误信号"E。(例 如在正常解码时，解码错误信号D&为低电压电平，而解码错误时，解码错 误信号￡)￡。即变成高电压电平)。
当解码错误(解码错误信号"五。为高电压电平)很频繁发生(即在一段 预设时间内，解码错误数目A^.超出一临界值)时，微处理器260可以通过 调整物理层的设定(例如利用改变增益值来调整均衡器211的强度，或 是改变电荷泵电流值来调整时钟追踪式数据恢复电路212的追踪能力或时 钟频率)，以解决频繁发生的解码错误。以下，以数据传输通道A)的转换电 路210为例，根据图2与图3说明如何调整均衡器的强度，以改善解码错
误频繁发生的状况。
步骤S310:错误更正电路200正常运作(normal run ),并利用 一增益 值(等于一增益最小值)设定均衡器211。
步骤S320:经过一^殳预设时间T。例如lms。
步骤S330:微处理器260根据解码错误信号^￡。，判断解码错误的数 目 则是否超出一临界值。若是，跳到步骤S340。若否，表示在解码错误 的数目^促。是在可容忍的范围(tolerance)之内，并维持目前的增益值g, 再回到步骤S310。
步骤S340:判断目前的增益值g是否等于一增益最大值。若是，回到 步骤S310，否则跳到步骤S350。
步骤S350:提高目前的增益值(例如g二g+l )，并设定均衡器21，再回到步骤S3 10。
通常，微处理器260会将增益值由最小值调整到最大值，再观察解码 错误数目A^。的相对应变化，只要解码错误数目 柳一降到临界值以下，即
表示均衡器调整成功，可跳出循环。否则，若增益值由最小值调整到最大 值，还不见解码错误数目A^。的减少，即表示均衡器调整失败，此时，可以 再试着调整时钟追踪式数据恢复电路212。至于调整电荷泵电流值以减少频 繁发生的解码错误的方法与图3的方法类似，故不予赘述。
在上述调整物理层设定的过程中，最坏的状况是，增益值以及电荷泵 电流值已分别从最小值调整到最大值，但是解码错误的数目A^:.都没有减少 且仍然大于临界值，这表示调整已超出物理层的硬件极限，信号的本身根 本就有问题，此时就要从信号的发送端或通道状态来除错(debug)或找问 题点。
然而，对于已经发生解码错误的数据或控制信号，上述的物理层调整 机制是无法修复的，必需另外利用一修正单元250来修复已经发生解码错 误的数据与控制信号，来尽量降低解码错误所带来的不良效应。取决于主 链路所包含的数据传输通道数目，修正单元250可接收一组至四组转换电 路210的输出信号(即解码错误信号、解码数据以及解码控制信号)，以产 生至少一修正信号，其中，该修正信号包含修正控制信号与修正数据的至 少其中之一。至于〗务正单元250的工作原理il明如下。
在主链路只包含1条数据传输通道的情况下，请参考图2与图4， 一般 而言，其控制信号(包含空白起始信号BS、空白结束信号BE、 VB一ID信 号...等等，由于显示端口接口所定义的控制信号繁多在此仅以图4空白起 始信号BS为例)大多都会周期性地产生(假设以高电压电平脉冲(pulse) 的型态产生)，若解码控制信号在应该出现空白起始信号BS的时刻却没出 现，且在此同时伴随着ANSI10B/8B解码器214产生解码错误的现象(也就 是解码错误信号变成高电压电平脉冲)，修正单元250会主动修复空白起始 信号BS，也就是在解码控制信号中原先没有产生空白起始信号BS的相对 应位置再补上一个高电压电平脉沖的空白起始信号BS，如图4所示的修正 控制信号中的空白起始信号BS'。
另一种情况是主链路包含2条以上的数据传输通道，此时，每一条数 据传输通道均须设置一组转换电路210,同时，所有转换电路的输出都传送至同一个修正单元250。换言之，以主链路包含4条数据传输通道为例，本 发明错误更正电路(图中未示出)须包含4组转换电路210、 一微处理器 260以及一修正单元250。其中，^修正单元250接收4组转换电路210的输
出信号，分别是解码错误信号"& DA、解码数据A/。 A/3以及解码控制信 号CS(j GS3 o
因为公知的显示端口接口的发送端会做通道偏斜(lane skew)的动作 (如图1所示)，所以控制信号(例如空白起始信号BS、或空白结束信号 BE等)可以错开，避免因为某一时刻发生了无法预期的状况，而让所有数 据传输通道的相同控制信号同时都遭到破坏。在主链路包含4条数据传输 通道的情况下，修正单元250在接收4组解码错误信号解码数据 A/。 A/3以及解码控制信号CS。 G53后，先执行反偏斜(de-skew)的动作， 再同时比对4组解码数据化。 ",3以及4组解码控制信号CS。 C&。在比对 过程中，假设在一时间点to发现其中三组解码控制信号CS。 C&有包含空白 起始信号BS，另一组解码控制信号C&则没有，同时，该组解码控制信号GS, 在ANSI10B/8B解码器214的解码过程中还伴随着产生解码错误的现象(也 就是解码错误信号变成高电压电平)，此时，修正单元250会根据三组解码 控制信号C& C&中有关空白起始信号BS的信息，来修复解码控制信号C^ 中的相对应空白起始信号BS。
另一方面，若解码错误的现象是发生在视频数据区时，参考图5,修正 单元250会舍弃原始解码数据的像素值b,而利用其周围两个像素值a、 c 来推导出新的像素值，例如将像素值a、 c通过一低通滤波器(low-pass filter ) 或执行内插(interpolation),来产生一个新的像素值b，。至于解码错误的现 象若是发生在音频数据区时，修正单元250也会采取与视频数据区相同的 处理方式来修复数据，在此亦不予赘述。
图6是本发明错误更正方法的流程图。本发明错误更正方法被应用在 显示端口接口的接收端，以下根据图2与图6逐一说明各步骤。
步骤S610:错误更正电路200正常运作，并经过一段预设时间T。
步骤S620:微处理器260根据解码错误信号DE。(或"￡,、或D￡2 、或
/)￡3 )，判断解码错误数目w。/:.Q (或w朗、或yv肥、或 乂，)是否超出一临界
值。若是，跳到步骤S630。若否，表示在解码错误数目iV腦(或A^.，、或W脂、 或^促3 )是在可容忍的范围(tolerance)之内，再回到步骤S610。步骤S630:当解码错误数目 刑(或W朋、或 0、或iV,)超出一 临界值时，修正单元250接收解码错误信号(或D￡Q D￡3 )、解码数据A。 (或A/。 An)以及解码控制信号CS。(或CS。 C&)，以修复相对应的控制 信号、音频信号或视频信号，再跳到步骤S640。
步骤S6斗0:当解码错误数目W促。(或W促,、或;v脂、或A^,3)超出一 临界值时，微处理器260调整物理层的设定，再回到步骤S610。
请注意，当解码错误数目W卿(或W朗、或W脂、或A^/:.3 )超出 一 临界 值时，图6的流程图同时采取两种处理手段，第一种手段是尽可能修复已 发生错误的数据或控制信号(步骤S630 )。第二种手段主要是着眼于改善后 续的输入信号的品质(步骤S640):可通过调整接收端物理层的设定来实现。 然而，若输入信号的品质不良是由发送端或通道品质不佳所造成，即使调 整接收端物理层的设定也于事无补。当然，上述同时采取两种处理手段的 方式，对于改善解码错误频繁发生的效果最为明显。在本发明另一实施例 中，也可只釆取其中一种处理手段，对于解决解码错误频繁发生的状况都 会有实际的帮助。
在较佳实施例的详细说明中所提出的具体实施例仅用以方便说明本发 明的技术内容，而非将本发明狭义地限制于上述实施例，在不超出本发明 的精神及所附权利要求书的情况下所做的种种变化实施，皆属于本发明的 范围。
权利要求
1.一种错误更正方法，应用在一数字视频接口的接收端，用来在解码阶段进行错误更正处理，该方法包含以下步骤一判断步骤，在一段预设时间内，判断一解码错误信号的一解码错误数目是否大于一临界值；以及一调整步骤，当该解码错误的数目大于该临界值时，调整一设定值，以设定一物理层。
2. 如权利要求1所述的错误更正方法，其中，该数字视频接口为一显 示端口接口，以应用于该接收端的至少一条数据传输通道。
3. 如权利要求1所述的错误更正方法，其中，该调整步骤包含调整一 增益值以设定一均衡器，或调整一电荷泵电流值以设定一时钟追踪式数据 恢复电路。
4. 如权利要求1所述的错误更正方法，其中，该调整步骤包含以下步骤判断该设定值是否小于一预设最大值； 当该设定值小于该预设最大值时，递增该设定值；以及 当该设定值大于或等于该预设最大值时，设定该设定值等于该预设最大值。
5. 如权利要求1所述的错误更正方法，还包含一修正步骤，当该解码错误数目大于该临界值时，根据该解码错误信 号以修正一个或多个相对应的信号。
6. 如权利要求5所述的错误更正方法，其中，所述相对应的信号为一 解码控制信号、 一解码视频数据以及一解码音频数据的至少其中之一。
7. —种错误更正方法，应用在一数字视频接口的接收端，用来在解码 阶段进行错误更正处理，该方法包含以下步骤一判断步骤，在一段预设时间内，判断一解码错误信号的一解码错误 的数目是否大于一临界值；以及一修正步骤，当该解码错误的数目大于该临界值时，根据该解码错误 信号以修正一个或多个相对应的信号。
8. 如权利要求7所述的错误更正方法，其中，该数字视频接口为一显示端口4妄口 。
9. 如权利要求8所述的错误更正方法，其中，所述相对应的信号为一 解码控制信号、 一解码视频数据以及一解码音频数据的至少其中之一 。
10. 如权利要求9所述的错误更正方法，其中，在该修正步骤中，当该解码控制信号发生解码错误，且该显示端口接口的主链路包含至少二条数 据传输通道时，则发生解码错误的任一条数据传输通道依据其他数据传输 通道相同的解码控制信号来修正该解码控制信号，而该显示端口接口的主 链路只包含一条数据传输通道时，则根据该控制信号来修正该解码控制信
11. 如权利要求10所述的错误更正方法，其中，该控制信号为一周期 性信号。
12. 如权利要求9所述的错误更正方法，其中，在该修正步骤中，当该 解码视频数据或该解码音频数据发生解码错误时，执行内插或低通滤波处 理，来修正该解码视频数据或该解码音频数据。
13. 如权利要求7所述的错误更正方法，还包含一调整步骤，当该解码错误的数目大于该临界值时，调整一设定值， 以设定一物理层。
14. 如权利要求13所述的错误更正方法，其中，该调整步骤包含调整 一增益值以设定一均衡器，或是调整一电荷泵电流值以设定一时钟追踪式 数据恢复电路。
15. —种错误更正电路，应用在一数字视频接口的接收端，用来在解码 阶段进行错误更正处理，包含至少一组转换电路，每一组转换电路包含一均衡器，接收一差分信号，用以放大该差分信号并产生一放大信一时钟追踪式数据恢复电路，接收该放大信号，用以产生一恢复数据；一串行至并行转换器，接收该恢复数据，用以执行串行至并行转换， 并产生一并行数据；以及一解码器，接收该并行数据，用以产生一解码数据、 一解码控制信 号以及一解码错误信号的至少其中之一；以及一微处理器，接收该解码错误信号，在一段预设时间内，若该解码错 误信号的解码错误数目大于一临界值时，调整该均衡器以及该时钟追踪式 数据恢复电路的至少其中之一。
16.如权利要求15所述的错误更正电路，其中，该每一组转换电路还包含一修正单元，接收该解码数据、该解码控制信号以及该解码错误信号 的至少其中之一，以产生一修正控制信号，或是接收每一组转换电路的该 解码数据、该解码控制信号以及该解码错误信号的至少其中之一，以产生 一修正控制信号。
全文摘要
本发明揭露一种错误更正电路与方法，其应用于显示端口接口(DisplayPort)的接收端，利用ANSI10B/8B解码器在解码过程中发生解码错误时，主动去调整物理层的设定以及利用修正单元做数据修复处理，以提高输入数据的可靠度。
文档编号H04N5/44GK101516033SQ200810080778
公开日2009年8月26日 申请日期2008年2月18日 优先权日2008年2月18日
发明者林佐柏 申请人:瑞昱半导体股份有限公司