专利名称：高速错误更正系统及方法
技术领域：
本发明有关于错误更正模块，特别有关于光驱的错误更正模块，具体来 说是关于一种高速错误更正系统及方法。
背景技术：
在数据储存系统中，错误更正机制在增进数据的准确度上扮演着重要的 角色。举例而言，根据工业标准光储存技术，自光储存媒体读取的符元通常被排列成区块形式作为解碼之用。图1绘示了符合工业规格的DVD或是 HD-DVD的ECC区块100。如图1所示，ECC区块100中的符元排列成208 列乘182行的形式。ECC区块100中的每一列都具有10符元(symbol)以提供 内部检验码(inner parity, PI)。举例来说，符元B0,172至B0，181为ECC区块 100的第一列的内部检验码。此外，ECC区块100的第192列(不含)后的十 六列为外部检验码(outer parity, PO)。举例来说，符元B192，0至B207,0为 ECC区块100的第一行的外部检验码。外部检验码的16列被插入192数据 列；也就是说，每一组12个数据列后，都有一列的外部检验码。图2为现有错误更正系统200的方块图。系统200包含一光盘201、 一 解调器203、 一 PI方向ECC解码器205、 一 PO方向ECC解码器207、 一 EDC电路209、 一决定电路211、 一总线213以及一数据缓冲器215。自光盘 201读取的数据被解调器203处理以形成图1中所示的ECC区块，且ECC 区块透过总线213被储存在数据缓冲器215中。PI方向ECC解码器205根 据PI所产生的征状值(syndrome)而施行PI错误更正；换句话说，PI方向ECC 解码器205检测数据中的错误位置并以PI方向(水平方向)修正错误。PO 方向ECC解码器207根据PO所产生的征状值(syndrome)而施行PO错误更 正；换句话说，PO方向ECC解码器207检测数据中的错误位置并以PO方
向(垂直方向)修正错误。PI以及PO方向错误修正会交替执行，直到错误 更正动作的次数到达预定值或是不再需要任何修正为止。接着，EDC电路209检测被PI方向ECC解码器205以及PO方向ECC 解码器207处理的数据以产生一 EDC结果，而决定电路211用以确认底下的 条件确认错误更正动作的次数是否到达预定值，确认是否还需要修正，确 认最后的EDC结果是否等于0。虽然系统200的成本较低，其需要较大的带宽。而且，EDC电路209在 所有的ECC区块被处理后，检测被PI方向ECC解码器205以及PO方向ECC 解码器207处理的数据，因此系统200的速度较慢而不适用于高速处理。图3为现有错误更正系统300的方块图。在系统300中，仅有被PI错误 更正处理过的数据才会被施行EDC动作。如图3所示，系统300包含一光盘 301、 一解调器303、 一 PO方向ECC解码器304、 一 PI方向ECC解码器 305、 一存储器装置307、 一线性EDC电路309、 一决定电路310、 一总线311 以及一数据缓冲器313。与系统200类似，自光盘301读取的数据被处理以 形成具有ECC区块的输入数据。PO方向ECC解码器304施行一 PO错误更 正在输入数据上。PI方向ECC解码器305施行一 PI错误更正在部份输入数 据上。而且，输入数据的相同部份被储存在存储器装置307中，而一 XOR 动作被施行于储存在存储器装置307中以及被PI方向ECC解码器305所处 理的输入数据的相同部份上。因此，存储器装置307的容量至少须为一列。 线性EDC电路309检测数据G以产生EDC结果，且决定电路310根据EDC 结果决定系统的下一个步骤。虽然系统300的成本较低且速度比系统200快，但其需要大量的带宽。 故此系统并不理想。而且虽然系统300的速度比系统200快，系统300仍然 不足以应付高速解码系统。图4为US6772385B2专利中现有错误更正系统的方块图。系统400包含 一PI方向ECC解码器405、 一线性EDC确认器407、 一 EDC存储器409、
—PO方向ECC解码器411 、 一 PO方向EDC更正器413以及一决定电路419。 为了简化图标，系统400中和系统300相同的部份不再赘述。PI方向ECC 解码器405用以在数据上施行一 PI错误更正，PO方向ECC解码器411用以 在数据上施行一 PO错误更正。线性EDC确认器407和PO方向EDC更正 器413的差别在于线性EDC确认器407确认ECC区块中的所有数据，但PO 方向EDC更正器413仅检测ECC区块中被PO方向ECC解码器411处理过 的部份的数据。然后，来自线性EDC确认器407以及PO方向EDC更正器 413的EDC结果被合并成最终EDC结果，最终EDC结果被储存在EDC存 储器409中，且决定电路419根据最终EDC结果决定系统400的下一步骤。系统400的速度较前述现有技术要快，且适合使用在高速解码系统。然 而，在系统400中，PIECC解码器405以及POECC解码器411在数据缓冲 结束前不会开始动作。因此，最终EDC结果的产生效率并不理想。图5为US6003151专利中现有错误更正系统的方块图。此系统包含一解 调器503、 一即时(onthefly，即在数据进入缓冲器前对其进行处理)EDC确 认装置505、 一存储器装置507、 一即时ECC解码器509、 一PO方向ECC 解码器511、 一 EDC存储器513、 一 PO方向EDC更正器515、 一总线516、 以及一数据缓冲器517。存储器装置507储存来自解调器503的ECC区块的 新数据列，然后PI方向ECC解码器509对储存于存储器装置507的数据施 行一 PI错误更正动作。即时EDC确认装置505施行一 PI EDC以检测被即 时ECC解码器509所处理的更正数据以产生一 EDC结果，且EDC结果被储 存在数据缓冲器517中。EDC结果被读取且储存在EDC存储器513中，然 后PO方向ECC解码器511对储存在数据缓冲器517中的数据施行一 PO错 误更正动作，且PO方向EDC更正器515检测被PO方向ECC解码器511 所处理的数据的错误部份以修正储存在EDC存储器513中的EDC结果。决 定电路519根据储存在EDC存储器513内的最终EDC结果决定系统500的 下一步骤。由于使用了即时ECC和EDC，图5中所示的系统要比图4中所 示的系统的处理速度来得快，然而图5中所示的系统需要一存储器装置以作 为即时EDC计算之用。此外，因为即时EDC装置的输入必须来自存储器装 置，图5中所示的系统难以解决帧锁定同步偏移(frame sync shift)的问题。 也就是说，帧锁定同步偏移的调整能力完全取决于存储器的大小，因此增加 了成本。因此，须要一种新颖的发明来解决上述问题。 发明内容本发明的一目的为提供一错误更正模块，其需要较低的储存空间，但具 有较高的速度以及较佳的速度，特别对于较严重的帧锁定同步偏移更为明显。本发明的实施例揭露了一种错误更正系统，用以更正来自一光盘的数据 错误，包含 一解调器，用以接收并解调来自该光盘的数据以产生输入数据； 一数据缓冲器，耦接至该解调器，用以储存该输入数据； 一即时(onthe fly) ECC解码器，耦接至该解调器以及该数据缓冲器，用以在来自该解调器的该 输入数据被该数据缓冲器储存前施行一 PI错误更正至该输入数据；一 ECC 解码器，耦接至该数据缓冲器，用以对该数据缓冲器的该输入数据施行一错 误更正以产生一错误更正信息并更正该数据缓冲器中的该数据以将该输入数 据转换成更正数据； 一非线性EDC确认装置，用以对该输入数据施行一非线 性错误检测以产生一第一EDC结果；一EDC存储器，耦接至该非线性EDC 确认装置，用以储存该第一 EDC结果；以及一EDC更正器，耦接至该ECC 解码器以及该EDC存储器，用以根据该错误更正信息调整该第一 EDC结果 以产生一最后EDC结果；其中该ECC解码器首先施行一 PO错误更正在该 输入数据上。本发明的实施例揭露了一种错误更正方法，用以更正来自一光盘的数据 错误，包含(a)接收并解调来自该光盘的数据以产生输入数据；(b)储存来 自该步骤(a)的该输入数据；(c)在该输入数据被储存前施行一 PI错误更正 至该输入数据；(d)对该输入数据施行一错误更正以产生一错误更正信息并 确认被储存的该数据以将该输入数据转换成更正数据；(e)对该输入数据施 行一非线性错误检测以产生一第一EDC结果；(f)储存该第一 EDC结果；以 及(g)根据该错误更正信息调整该第一 EDC结果。
图1绘示了符合工业规格的DVD或是HD-DVD的ECC区块。 图2为现有错误更正系统的方块图。 图3为现有错误更正系统的方块图。 图4为US6772385B2专利中现有错误更正系统的方块图。 图5为US6003151专利中现有错误更正系统的方块图。 图6绘示了根据本发明的较佳实施例的用以更正光盘数据的错误的错误 更正系统的方块图。图7绘示了图6中所示的非线性EDC确认装置的详细结构的方块图。 图8绘示了图6中所示的非线性EDC确认装置的详细结构的方块图。 图9绘示了图7和图8所示系统的动作的流程图。图IO绘示了用以修正光盘数据的错误的错误更正方法的流程图，此方法 对应至图7和图8所示的系统。附图标号200、300、400、500、 600系统201、301、501、601光盘203、303、503、603解调器205、305、405 PI方向ECC解码器207、304、411、511PO方向ECC解:209 EDC电路211、310、419、519、 615决定电路213、311、516、617总线215、313、517、619数据缓冲器 307、 507存储器装置 309线性EDC电路309 407线性EDC确认器 409、 513、 613EDC存储器 413、 515PO方向EDC更正器 605即时ECC解码器605 607 ECC解码器607 609 EDC更正器609 611非线性EDC确认装置611 621第一存储器装置621 623第二存储器装置623 625计算单元625 701行EDC模块701 703临时暂存器703 705列EDC模块705 707和709计算单元具体实施方式
在说明书及权利要求范围当中使用了某些词汇来指称特定的元件。所属 领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同 一个元件。本说明书及权利要求范围并不以名称的差异来作为区分元件的方 式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要 求当中所提及的"包含"为一开放式的用语，故应解释成"包含但不限定于"。 以外，"耦接" 一词在此包含任何直接及间接的电气连接手段。因此，若文 中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于 该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。图6绘示了根据本发明的较佳实施例，用以更正光盘数据错误的错误更
正系统的方块图。系统600包含一解调器603、 一即时ECC解码器605、 一 ECC解码器607、 一 EDC更正器609、一非线性EDC确认装置611 、 一 EDC 存储器613、 一决定电路615、 一总线617以及一数据缓冲器619。解调器603用以接收并解调来自光盘601的数据以产生输入数据。即时 ECC解码器605施行一即时PI ECC动作至输入数据，也就是在输入数据被 储存于数据缓冲器619前施行一 PI ECC动作。ECC解码器607用以对数据 缓冲器619中的输入数据施行一错误更正以产生一错误更正信息并更正数据 缓冲器619中的数据以将输入数据转换成更正数据。数据缓冲器619耦接至 解调器603 ，用以储存来自解调器603的输入数据。非线性EDC确认装置611 用以对输入数据施行一非线性错误检测以产生一第一 EDC结果。EDC存储 器613，耦接至非线性EDC确认装置611，用以储存第一EDC结果。EDC 更正器609，耦接至ECC解码器607以及EDC存储器613，用以根据该错 误更正信息调整第一 EDC结果以产生一错误更正EDC结果。须注意的是， ECC解码器607首先施行一 PO错误更正在该输入数据上。决定电路615用 以根据储存在EDC存储器中的最后EDC结果决定系统的下一步骤。而且，此实施例的EDC存储器613可更包含一第一存储器装置621、 一 第二存储器装置623以及一计算单元625。在此例中，EDC更正器609检测 来自ECC解码器607的更正数据的错误部份以产生一错误更正EDC结果， 且非线性EDC确认装置611确认输入数据以产生一第一 EDC结果。计算单 元625对第一 EDC结果以及错误更正EDC结果施行一 XOR动作以产生一 最后EDC结果。与图5所示的现有技术比较起来，因为非线性EDC元件取代了即时EDC 元件，图6中所示的错误更正系统600可在不使用存储器装置的情况下动作， 而且可以解决较长的帧锁定同步偏移的问题。因此，非线性EDC确认装置 611的输入数据来自数据缓冲器619，因此不会限制帧锁定同步偏移的调整能 力。而且，错误更正系统600可以省略存储器装置507以降低成本。 图7绘示了图6中所示的非线性EDC确认装置611的详细结构的方块图， 且绘示了非线性EDC确认装置611的非线性EDC动作。须注意的是，图7 所示的结构和动作仅用以举例，并非用以限定本发明。熟知此项技术者当可 利用其它结构和动作以达成图7所示的实施例的功能。图7中所示的非线性EDC确认装置611包含了一行EDC模块701、 一 临时暂存器703、 一列EDC模块705以及两计算单元707和709，其中临时 暂存器703 、列EDC模块705以及计算单元709耦接至第一存储器装置621 。 行EDC模块701以垂直方式施行一错误检测在输入数据上，且检测结果被储 存至临时暂存器703。来自第一存储器装置621的前一 EDC结果被输入至列 EDC模块705，且当一行的错误检测已完成，须从一行换至另一行时，此时 前一 EDC结果会被使用以产生非线性EDC结果，且当所有区段的数据都被 输入至非线性EDC确认装置611，会产生一第一EDC结果。在此例中，每 一行的长度大于一字节。此外，列EDC和行EDC可反转执行，如图8所示。在图8中，相对图 7而言，行EDC模块701和列EDC模块705的位置彼此调换。列EDC模块 705以水平方式施行一错误检测在输入数据上，且检测结果被储存至临时暂 存器703。来自第一存储器装置621的前一 EDC结果被输入至行EDC模块 701，且当一列的错误检测已完成，须从一列换至另一列时，此时前一 EDC 结果会被使用以产生非线性EDC结果，且当所有区段的数据都被输入至非线 性EDC确认装置611，会产生一第一EDC结果。在此例中，每一行的长度 大于一字节。然而，在图8的结构中， 一列的长度不能大于172个字节，否 则列EDC模块705无法执行。简单来说，前述的非线性EDC确认装置611的非线性动作表示EDC的 动作以图7和图8的箭头方向被施行。关系图7和图8所示的结构和动作， 已揭露于美国专利申请号11/1622778的专利中，此专利由相同的申请人所申 请。
图9绘示了图6，图7和图8所示系统的动作的流程图。须注意的是， 此流程图仅用以举例说明，并非用以限定本发明。步骤901:开始错误更正和检测。 步骤903:使用即时ECC解码器605执行即时PI错误更正，然后利用ECC解码 器607进行PI或PO错误更正动作。并确认ECC解码器607的错误更正是 否为一第一 PO错误更正。若是， 一起施行步骤905、步骤907，以及步骤 907之后的步骤。若否，则进入步骤907执行步骤907及其后续动作。步骤905:使用非线性EDC确认装置611对输入数据的所有部份施行一非线性错误 检测以产生一第一EDC结果。 步骤907:使用ECC解码器607根据步骤917的判断结果施行一 PO错误更正或一 PI错误更正以产生更正数据。亦即，若步骤917 (决定电路615的动作)判断最后EDC结果不正确， 则会回到步骤901，重新开始错误更正和检测程序。因此步骤907可能须被 再度执行以施行PI错误更正或PO错误更正。通常而言，ECC解码器607的 PI、 PO错误更正交替执行。步骤909:EDC确认器609在更正数据的错误部份上施行错误检测以产生一错误更 正EDC结果。步骤910:确认被处理的列或行是否为最后一个。若是到步骤911。若否则到步骤卯9。步骤911:
确认PO错误更正是否为第一次PO错误更正。若是，到步骤913。若否， 到步骤915。步骤913:合并来自步骤905的第一 EDC结果以及来自步骤909的错误更正EDC 结果。步骤915:读取最后EDC结果。 步骤917:根据最后EDC结果判断循环是否应该被重新开始。若最后EDC结果显 示正常，则结束错误更正和检测循环。否则错误更正和检测循环将再一次重 新开始。若图5和图6中所示的光盘为HD-DVD，其动作和图9中所示略有不同。 如熟知此项技术者所知悉，HD-DVD通常会比DVD包含更多区段的数据。 因此，若非线性EDC确认装置611被用以处理HD-DVD， HD-DVD的区段 被分成不同种类的ECC区块，且非线性EDC确认装置611分别对不同种类 的ECC区块施行错误检测。然后分别的错误检测结果被合并以产生一第一 EDC结果。举例来说，这些区块可以被分成偶数区段和奇数区段，其中偶数区段由 一区段中的偶数列所组成，而奇数区段由一区段中的奇数列所组成，且每一 ECC区块由偶数区段和奇数区段交替排列而组成。因此，用以储存第一EDC 结果和错误更正EDC结果的EDC存储器大小亦随着增力口。由于HD-DVD的 错误检测动作由熟知此项技术者所知悉，故在此不再赘述。图IO绘示了用以修正光盘数据的错误的错误更正方法的流程图，此方法 对应至图6、图7和图8所示的系统。用以更正光盘数据的错误的错误更正 方法包含以下的步骤步骤1001:
接收并解调来自光盘的数据以产生输入数据。 步骤1002:对输入数据施行一即时PI错误更正并更正数据缓冲器中的数据以将输 入数据转换成更正数据。亦即，在输入数据被储存前施行一 PI错误更正至输 入数据。步骤1003储存步骤1001中的输入数据。 步骤1005对输入数据施行一错误更正以产生一错误更正信息并更正被储存的数据 以将输入数据转换成更正数据，并施行EDC以产生更正EDC结果。 步骤1007对输入数据施行一非线性错误检测以产生一第一 EDC结果。 步骤1009储存第一EDC结果。 步骤IOII根据错误更正信息合并或调整第一 EDC结果。须注意的是，当输入数据被处理时，步骤1005先对输入数据先施行PO 错误更正。前述的结构或方法因为使用了 PO方向EDC，根据本发明的系统和方法 不仅速度和图5中的系统一样快，更可节省即时EDC所须的存储器装置。因 此可降低成本和电路面积。以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均 等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种错误更正系统，用以更正来自一光盘的数据错误，其特征在于，所述的系统包含一解调器，用以接收并解调来自所述的光盘的数据以产生输入数据；一数据缓冲器，耦接至所述的解调器，用以储存所述的输入数据；一即时ECC解码器，耦接至所述的解调器以及所述的数据缓冲器，用以在来自所述的解调器的所述的输入数据被所述的数据缓冲器储存前施行一PI错误更正至所述的输入数据；一ECC解码器，耦接至所述的数据缓冲器，用以对所述的数据缓冲器的所述的输入数据施行一错误更正以产生一错误更正信息，并更正所述的数据缓冲器中的所述的数据以将所述的输入数据转换成更正数据；一非线性EDC确认装置，用以对所述的输入数据施行一非线性错误检测以产生一第一EDC结果；一EDC存储器，耦接至所述的非线性EDC确认装置，用以储存所述的第一EDC结果；以及一EDC更正器，耦接至所述的ECC解码器以及所述的EDC存储器，用以根据所述的错误更正信息调整所述的第一EDC结果以产生一最后EDC结果；其中所述的ECC解码器首先施行一PO错误更正在所述的输入数据上。
2. 如权利要求1所述的错误更正系统，其中所述的ECC解码器对所述 的输入数据交替执行一 PO错误更正以及一 PI错误更正，直到与所述的输入 数据有关的所述的最后EDC结果和一预定值相等。
3. 如权利要求1所述的错误更正系统，所述的系统更包含一决定电路， 耦接至所述的EDC存储器，用以根据所述的EDC存储器中储存的所述的最 后EDC结果决定所述的输入数据是否应被输出。
4. 如权利要求1所述的错误更正系统，其中所述的EDC更正器用以在 所述的更正数据的错误部份施行一错误检测以得到一错误更正EDC结果，且 所述的EDC存储器包含一第一存储器装置，用以储存来自所述的非线性EDC确认装置的所述的 第一EDC结果；一第二存储器装置，用以储存来自所述的EDC更正器的所述的错误更正 EDC结果；以及一计算单元，耦接至所述的第一存储器装置以及所述的第二存储器装置 以对所述的错误更正EDC结果以及所述的第一 EDC结果施行一计算动作以 产生所述的最后EDC结果。
5. 如权利要求1所述的错误更正系统，其中所述的输入数据的行长度大 于一字节且所述的EDC确认装置包含一行EDC模块，以行的方式检测所述的输入数据的错误；以及 一列EDC模i央，当执行EDC模块的动作换行时，施行一行变换动作。
6. 如权利要求1所述的错误更正系统，其中所述的输入数据的列长度小 于172字节且所述的EDC确认装置包含一列EDC模块，以列的方式检测所述的输入数据的错误；以及 一行EDC模块，当列EDC模块的动作换列时，施行一列变换动作。
7. 如权利要求1所述的错误更正系统，其中当所述的输入数据来自一 HD-DVD时，所述的输入数据被分成多种ECC区块，且所述的非线性EDC 确认装置在所述的这些ECC区块上分别施行错误检测以产生检测结果并合 并所述的这些检测结果以产生所述的第一 EDC结果。
8. —种错误更正方法，用以更正来自一光盘的数据错误，所述的方法包含.'(a) 接收并解调来自所述的光盘的数据以产生输入数据；(b) 储存来自所述的步骤(a)的所述的输入数据；(C)在所述的输入数据被储存前施行一 PI错误更正至所述的输入数据；(d) 对所述的输入数据施行一错误更正以产生一错误更正信息并更正被 储存的所述的数据以将所述的输入数据转换成更正数据；(e) 对所述的输入数据施行一非线性错误检测以产生一第一EDC结果；(f) 储存所述的第一EDC结果；以及(g) 根据所述的错误更正信息调整所述的第一 EDC结果。
9. 如权利要求8所述的错误更正方法，其中所述的步骤(b)对所述的输 入数据交替执行一 PO错误更正以及一 PI错误更正，直到与所述的输入数据 有关的所述的最后EDC结果和一预定值相等。
10. 如权利要求8所述的错误更正方法，所述的方法更包含根据所述的 最后EDC结果决定所述的输入数据是否应被输出。
11. 如权利要求8所述的错误更正方法，其中所述的输入数据的行长度 大于一字节且所述的步骤(e)包含以行的方式检测所述的输入数据的错误；以及 当行EDC的动作换行时，施行一行变换动作。
12. 如权利要求8所述的错误更正方法，其中所述的输入数据的列长度 小于172字节且所述的步骤(e)包含以列的方式检测所述的输入数据的错误；以及 当列EDC动作换列时，施行一列变换动作。
13. 如权利要求8所述的错误更正方法，其中当所述的输入数据来自一 HD-DVD时，所述的输入数据被分成多种ECC区块，且所述的非线性EDC 确认装置在所述的这些ECC区块上分别施行错误检测以产生检测结果并合 并所述的这些检测结果以产生所述的第一 EDC结果。
14. 如权利要求8所述的错误更正方法，所述的方法更包含 根据所述的错误更正信息施行一错误更正EDC结果以产生一错误更正EDC结果； 储存所述的错误更正EDC结果；储存来自所述的步骤(e)的所述的第一EDC结果；以及 对所述的错误更正EDC结果以及所述的第一 EDC结果施行一计算动作 以产生所述的最后EDC结果。
全文摘要
本发明关于一种高速错误更正系统及方法，所述的系统包含一解调器，用以接收并解调来自该光盘的数据以产生输入数据；一数据缓冲器，用以储存输入数据；一即时ECC解码器，用以施行一即时PI错误更正至输入数据；一ECC解码器，用以产生一错误更正信息并将输入数据转换成更正数据；一非线性EDC确认装置，用以对输入数据施行一非线性错误检测以产生一第一EDC结果；一EDC存储器，用以储存第一EDC结果；以及一EDC更正器，用以根据错误更正信息调整第一EDC结果以产生一最后EDC结果；其中ECC解码器首先施行一PO错误更正在输入数据上。
文档编号G11B20/18GK101165798SQ20071018088
公开日2008年4月23日 申请日期2007年10月19日 优先权日2006年10月20日
发明者简国龙 申请人:联发科技股份有限公司