半导体存储装置的制作方法

专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及一种搭载有存储器宏(memory macro)的半导体存储 装置，特别是涉及在测试模式中可以测量正确的存取时间的半导体存 储装置。
背景技术：
作为搭载有存储器宏的半导体存储装置的存储器宏的测试方法， —般有DA模式(Direct Access mode)，利用LSI测试器直接进行存 储器宏单元(Memory Macro Cell)的测试；或BIST模式(Built in Self Test mode)，在芯片内装备有测试功能，在进行存储器宏单元的测试时不使用LSI测试器。并且，期待通过这些测试方法可以测量存储器 宏单元的存取时间。例如，在专利文献1中公开了一种半导体集成电路装置，其具有 存储器控制电路CTL，使各DRAM宏单元(DRAM)的DFT电路(DFT) 具有在进行用于存取评价的试验动作时将试验控制信号TACC有选择 地变成有效电平的功能，并且在各DRAM宏单元上，根据作为其起动 控制信号的时钟信号CLKN，生成与此具有预定时间关系的内部控制信 号COLC;和多路复用器MXL，在试验控制信号TACC为无效电平的 通常动作时，将内部控制信号COLC作为输出锁存控制信号OLC传递 到输出数据锁存器OL，在试验控制信号TACC为有效电平的上述试验 动作时，将从外部的试验装置TST供给的测试用输出锁存控制信号 TOLC直接作为输出锁存控制信号OLC传递到输出数据锁存器OL(参 照现有例1、图10)。在现有例1中，还利用时钟信号CLKN和测试用输出锁存控制信 号TOLC来测量存取时间。在通常动作时，用从时钟信号CLKN生成 的内部控制信号COLC来控制输出数据锁存器OL，但是在试验动作时， 通过从时钟信号CLKN生成的试验控制信号TACC，将测试用输出锁 存控制信号TOLC直接输入到输出数据锁存器OL。由此，输出数据锁 存器OL利用测试用输出锁存控制信号TOLC的上升来确定输出数据， 将该输出数据向数据输出端子DO输出。存取时间的评价可以如下实 现在试验动作时，改变测试用输出锁存控制信号TOLC相对于时钟 信号CLKN的时间关系，同时确认经由输出数据锁存器OL输出的输 出数据的正常性。在此的存取时间为，从由外部的试验装置TST输入 作为起动控制信号的时钟信号CLK开始、至由DRAM的数据输出端子 DO输出正常的输出数据为止的时间，即从时钟信号CLKN上升开始至 测试用输出锁存控制信号TOLC上升为止的时间。此外，在专利文献2中公开了一种半导体装置，具有为了对被试 验电路203进行自我试验而进行预定逻辑动作的自我试验电路，其中， 通过输入信号产生电路201将试验用信号施加到被试验电路203，并响 应选通(strobe)输入信号(频闪信号)通过锁存电路208将试验结果 输出信号锁存，该频闪信号与供给到同步用时钟输入信号端子的时钟 信号具有相同的周期T，通过控制相位差W可以改变选通位置，使从 锁存电路208输出的输出信号序列与时钟信号同步，并在由输出信号 压縮电路205压縮后，利用比较器207对压縮信号和来自输出信号期 待值产生电路206的期待值信号进行比较，并且经由判断值输出信号 端子判断被试验电路203的动作上的良/不良(参照现有例2、图11)。 在此的存取时间为，确定了被试验电路203 (例如SRAM)的地址信号 后，从该时刻至读出存储信号为止的时间。进而，公知有如图12 (现有例3)所示的搭载有存储器宏的半导 体存储装置。该半导体存储装置例如搭载在计算机系统的预定母板(未 图示)上，在半导体基板CHIP上具有逻辑电路LC1 LC6、存储器宏 MM。在半导体基板CHIP上，除了设有输入输岀数据信号用的I/0引
脚之外，还设有测试模式专用的TDQ引脚。此外，在半导体基板CHIP 上设有测试模式专用的时钟信号引脚(TCLK引脚)、以及相当于测试 模式专用的通过/失败(pass/fail)标志的标志信号引脚(TFOUT引脚)。 这些引脚是用于在与进行存取评价相关的探测试验时的测试器之间进 行连接的接触端子。逻辑部LC1由多个逻辑门单元组合而成，通过输入输入信号(包 含时钟信号CLK、地址信号ADD)，将输入信号(包含时钟信号CLK、 地址信号ADD)输出到存储器宏MM。逻辑部LC2由多个逻辑门单元 组合而成，通过输入测试用输入信号(时钟信号TCLK、地址信号 TADD)，调整测试用输入信号中的预定信号，将测试用输入信号输出 到存储器宏MM。逻辑部LC2在存储器宏MM和逻辑部LC2的电源电 压不同时，使用调整电压的电平转换电路，在存储器宏MM和逻辑部 LC2的信号波形需要调整时，使用缓冲电路。存储器宏MM在通常模式中，输入来自逻辑部LC1的输入信号， 从而将数据DQ输出到逻辑部LC3。具体而言，在通常模式中，输入信 号(包含时钟信号LCK、地址信号ADD)被输入到存储器宏MM后， 控制部CTL根据输入信号，激活存储器阵列MARY，从存储器阵列 MARY中的存储器单元读出相当于地址信号ADD的数据，并且将从存 储器阵列MARY读出的数据DOUT输入到输出部DO，在输出部DO 将数据DOUT被调整后的数据DQ输出到逻辑部LC3。另一方面，存储器宏MM在DA模式等测试模式中，输入来自逻 辑部LC2的测试用输入信号，从而将数据DQ输出到逻辑部LC3，并 且将测试数据TOUT或/及TOUT2输出到逻辑部LC4或/及逻辑部LC5 。 具体而言，在测试模式中，若测试用输入信号(包含时钟信号TCLK、 地址信号TADD)输入到存储器宏MM，则控制部CTL根据测试用输 入信号，激活存储器阵列MARY，从存储器阵列MARY中的存储器单 元读出相当于地址信号TADD的数据，并且将从存储器阵列MARY读
出的数据DOUT输入到输出部DO及DFT电路(Design For Test)， 在输出部DO将数据DOUT被调整后的数据DQ输出到逻辑部LC3， 将由DFT电路判断了数据DOUT是否通过预定的基准测试的测试数据 TOUT或/及TOUT2输出到逻辑部LC4或/及逻辑部LC5。在此，在控制部CTL中输入有通常的输入信号和测试用输入信号， 根据测试用输入信号中的测试模式信号的有无，对通常模式或测试模 式进行切换。此外，存储器宏MM搭载有DFT电路作为测试用的电路 (DA模式或BIST模式的电路)。DFT电路上输入有从存储器阵列 MARY读出的数据DOUT，从而对数据DOUT进行压縮，并判断所压 縮的数据DOUT是否通过预定的基准测试，并经由逻辑部LC4将测试 数据TDQ输出到半导体基板CHIP的外部，经由逻辑部LC5将相当于 通过/失败标志的标志信号TFOUT输出到半导体装置CHIP的外部。逻辑部LC3由多个逻辑门单元组合而成，通过输入来自存储器宏 MM的输出信号(包含数据DQ)，输出输出信号(包含数据DQ)。 逻辑部LC4由多个逻辑门单元组合而成，通过输入来自存储器宏MM (DFT电路)的测试数据TOUT,输出调整后的数据TDQ。逻辑部LC5 由多个逻辑门单元组合而成，通过输入来自存储器宏MM (DFT电路) 的测试数据TOUT2，输出调整后的标志信号TFOUT。逻辑部LC4、 LC5 在存储器宏MM和逻辑部LC4、 LC5的电源电压不同时，使用调整电 压的电平转换电路，在存储器宏MM和逻辑部LC4、 LC5的信号波形 需要调整时，使用缓冲电路。逻辑部LC6是与存储器宏MM相关的部 分以外的逻辑电路的集合体，在此包含SRAM的宏、ROM、 PLL等。图12的存储器宏MM的具体结构图如图13所示。在存储器宏 MM为多个I/O结构(例如256根)的情况下，设置DQ引脚数量的 TDQ引脚因受半导体基板CHIP的引脚数量的制约而无法实现，因此 设置数根TDQ引脚(例如8根)。
通常模式的读出动作如下将时钟信号CLK (或存取信号)从存 储器宏MM的外部输入到存储器宏MM，同时从与所输入的地址信号 ADD相当的存储器阵列MARY中的存储器单元读出数据DQ，从各 DQ引脚输出数据DQ 0 — 255。在DA模式中，使用测试模式专用的时钟信号TCLK以代替时钟 信号CLK，使用测试模式专用的地址信号TADD以代替地址信号ADD。 在DA模式的读出动作中，将来自逻辑部LC2的时钟信号TCLKO输入 到存储器宏MM，同时从与所输入的地址信号TADD相当的存储器宏 MM中的存储器单元读出数据，并输出到8根TDQ引脚。通常，从存 储器阵列MARY和输出部DO之间的配线(用于各数据DOUT 0—255 的配线)的节点取出的数据DOUT 0 —255被输入到DFT电路。在DFT 电路中，若输入数据DOUT 0—255，则在第一I/0压缩电路(参照图 14 (a))压縮至8个数据TOUT10—17，并将判断出压縮数据TOUT IO—17是相同还是不同的测试数据TDQ从各TDQ引脚输出。若DOUT 0 —255相同即一致，则从TDQ0 — 7引脚输出"0"，设置为通过，若 不同即不一致，则从TDQ0 — 7引脚输出"1"，设置为失败。由此， 以外部的输入地址单位处理压縮数据TOUT 10—17，因此在DA模式 中，除了可以判断通过/失败，还可以获知良/不良地址。另一方面，关于BIST模式，作为相当于通过/失败标志的标志信 号TFOUT而将专用的TFOUT引脚设置在半导体基板CHIP上。在BIST 模式中，来自存储器宏MM外部的输入，只有测试模式专用的时钟信 号TCLK和初始化信号，地址信号在内部生成。BIST模式中的读出动 作如下输入测试模式专用的时钟信号TCLK 0，取出输出到TDQ引 脚的数据TOUT 10—17，根据内部时钟延迟信号ICKLD及初始化信号 INIT，在第二I/0压縮电路(参照图14 (b))中将数据TOUT 10—17 压縮成一个压縮数据TOUT 2，并将压縮数据TOUT 10—17是相同还 是不同作为通过/失败标志从TFOUT引脚输出。若相同即一致，则从 TFOUT引脚输出"0"，设置为通过，若不同即不一致，则从TFOUT
引脚输出"1"，设置为失败。在此，TDQ0 — 7引脚的压縮数据TOUT 10—17被进行重写处理，因此若持续一致，则持续输出"0"，但是在 不一致的时刻持续输出"1" 。 B口，无法获知不良地址，只能获知存储 器宏MM的通过/失败。在此，内部时钟延迟信号ICLKD是将内部时 钟信号ICLK延迟的信号，在ICLKD初级部(未图示)根据来自控制 部CTL (ICLK初级部)的内部时钟信号ICLK生成。此外，初始化信 号INIT是与包含在测试用输入信号中的初始化信号相同相位的信号， 在INIT初级部(未图示)根据包含在测试用输入信号中的初始化信号 生成。专利文献l:日本专利特开2001 — 332099号公报 专利文献2:日本专利特开平9一166646号公报在现有例1 (参照图10)或现有例2 (参照图11)中，如上所述 可以测量存取时间。但是，若有多个I/0引脚(输入输出端子)，则在 未将多个DQ引脚配置在半导体基板上时，不能直接测量DQ引脚的输 出。此外，在现有例1 (参照图10)中，若不输入在通常模式中使用 的时钟信号CLKN，则不能测量DQ引脚的输出。关于现有例3，存储器宏MM的本来的存取时间是数据从输入引 脚(CLK引脚)输出到DQ引脚为止的时间。在现有例3的DA模式 或BIST模式的结构中，关于时钟信号CLK、 TCLKO的输入，从半导 体基板CHIP的输入引脚及TCLK引脚经由逻辑部LC1、LC2到达存储 器宏MM。此外，来自存储器宏MM的DQ、 TDQ、 TFOUT的输出， 经由逻辑部LC3、 LC4、以及LC5到达半导体基板CHIP的输出引脚、 TDQ引脚、以及TFOUT引脚。因此，在用存储器测试器进行测量时， 会导致相对本来的存取时间大幅增加的存取时间。此外，现有例3的各TDQ引脚的逻辑部LC4并不被限定为相同， 因此本来是较快的存取，但会认为较慢，或本来是较慢的存取，但会认为较快。即，利用现有例3的结构，无法测量存储器宏MM的正确的存取时间。参照现有例3的时序图(参照图15)，双点划线上侧为通常模式 时，输入时钟信号CLK后，从控制部CTL (CTL初级部)输出内部时 钟信号ICLK，激活存储器阵列MARY，需要预定的存取时间tAC，将 数据从DQ引脚输出。例如，若作为图15的时刻A的存取的数据DQ 与tAC相比存取时间滞后，而需要tAC'，则从时刻A的时钟信号CLK 开始在tAC'之后输出正规的数据。若在DA模式中存取此时的同一地址，则如图15的双点划线的下 侧所示。输入测试模式专用的时钟信号TCLK，在DOUT 0 — 255引脚 上出现数据DOUT 0 —255大致是在tAC后。在时刻A的存取中，包含 需要tAC'的数据DQ，在大致tAC'后，正规的数据DOUT 0 —255出现 在DOUT 0 — 255引脚。如图13所示，在从各TDQ引脚输出压縮数据 TOUT 10—17是相同还是不同的情况下，从TDQ引脚的输出与tAC的 大小无关，只要最终在DQ 0 — 255引脚读出正确的数据DOUT 0 — 255， 则从第一 I/O压縮电路输出的压縮数据TOUT 10—17输出"一致"的 标志，因此从TDQ引脚输出"0"，从而通过，并持续"0"的输出。 即，利用现有例3的DA模式，无法测量存取时间。在图13中釆取将压縮数据TOUT 10—17从TDQ0 —7引脚输出的 方式的情况下，将DOUT 0 — 255引脚的数据DOUT 0 — 255从TDQ 0 一7引脚输出，因此最终正确的数据在DOUT 0 — 255读出后变成"0" 输出或"l"输出，可以认为能把数据的切换时刻识别成存取时间。但 是，对于数据DOUT 0 — 255，从存储器阵列MARY至TDQO —7引脚 为止的电气距离较长，因此在TDQO —7引脚出现数据TDQ0 — 7，会 从图15的下侧的tAC或tAC'滞后很多。艮卩，每个TDQ0 — 7的电气 距离都不同，因此在TDQ 0 — 7引脚上并不一定能直接体现出tAC与 tAC'之差。即使在将预定的时刻加到tAC上的时刻进行通过/失败的
判断，也会将满足tAC的存取判断为失败，或将不满足tAC的存取判断为通过。从而，利用现有例3的DA模式，无法测量正确的存取时间。 发明内容本发明的主要课题在于，可以在半导体存储装置的测试模式中测 量正确的存取时间。本发明的第一方式的半导体存储装置，根据第一信号进行存储器 阵列的通常模式时的读出或写入动作，并且根据第二信号进行上述存 储器阵列的测试模式时的读出或写入动作，在上述测试模式时进行来 自上述存储器阵列的多个输出数据的测试，并输出测试结果，其特征 在于根据与上述第一信号及上述第二信号无关的第三信号，在上述测试模式时实施期望的测试。在本发明的上述半导体存储装置中，优选包括第一初级电路， 根据上述第三信号生成预定的信号，并将上述预定的信号输出到上述 存储器阵列；复制部，对来自上述存储器阵列的输出数据进行缓冲并 输出；锁存电路，根据在上述第一初级电路生成的上述预定的信号， 将来自上述复制电路的输出数据锁存；第一I/0压縮电路，将来自上述 锁存电路的输出数据压縮成预定数量的数据，并且判断压縮后的各数 据彼此相同还是不同，并输出判断后的测试数据；以及第二I/0压縮电 路，将来自上述第一I/0压縮电路的瑜出数据压縮成一个数据，并且将 压缩后的数据是与期待值相同还是不同作为通过/失败的标志信号而输 出。在本发明的半导体存储装置中，优选的是，具有输入有第一信号 和第二信号的第二初级电路，上述第一初级电路根据上述第三信号生 成第四信号，上述第四信号被输入到上述第二初级电路，上述第二初 级电路在实施上述期望的测试时，将上述第四信号输出到上述存储器 阵列。
优选的是，具有输出部，对上述存储器阵列的输出数据进行缓冲 并输出到上述存储器阵列的外部，上述测试模式时的从上述第二信号 的输入引脚至上述锁存电路为止的存取通路、和上述通常模式时的从 上述第二信号的输入引脚至上述输出部的输出数据的输出引脚为止的 存取通路，在电气距离上长度相同。优选的是，上述第一初级电路根据上述第三信号生成第五信号， 上述第五信号被输入到上述锁存电路。优选的是，上述第三信号是H脉冲信号，上述第四信号是成为接 收了上述第三信号的H边沿的内部时钟信号的单触发信号，上述第五信号是H脉冲宽度与上述第三信号相同的脉冲信号。优选的是，实施上述期望的测试时的存取时间，可以用上述第三信号的H脉冲宽度来表示。优选的是，实施上述期望的测试时的存取时间，可以通过按时间 改变上述第三信号的L边沿来测量。在本发明的上述半导体存储装置中，优选包括第三初级电路， 根据上述第三信号生成预定的信号；第四初级电路，根据上述第三初 级电路的输出信号生成预定的信号；复制部，对来自上述存储器阵列 的输出数据进行缓冲并输出；锁存电路，根据由第一初级电路生成的 上述预定的信号，将来自上述复制部的输出数据锁存；第一I/0压縮电 路，将来自上述锁存电路的输出数据压縮成预定数量的数据，并且判 断压縮后的各数据彼此相同还是不同，并输出判断后的测试数据；以 及第二 I/O压縮电路，将来自上述第一 I/O压缩电路的输出数据压缩成 一个数据，并且将压縮后的数据与期待值相同还是不同作为通过/失败 的标志信号而输出。 本发明的第二方式的半导体存储装置的特征在于包括存储器阵 列；多个锁存电路，保持从上述存储器阵列读出的数据；控制部，设 定上述存储器阵列的动作模式；压縮电路，将多个上述锁存电路的输 出压縮成一个输出；以及测试存取电路，输出控制上述锁存电路的测试存取信号，上述测试存取电路接收从外部输入的测试信号，对上述 控制部产生与上述测试信号对应的单触发脉冲。根据本发明，可以用第三信号的脉冲宽度表示存取时间，因此通过利用存储器测试器将第三信号作为"H"脉冲来产生，并且改变该脉冲宽度，可以正确测量存储器宏的存取时间，与第一信号或第二信号 无关地，可以仅利用第三信号进行存储器的存取。此外，从第三信号 生成作为单触发信号的第四信号，并且将其用于内部时钟信号，因此 即使改变第三信号的脉冲宽度，也不会影响存储器宏的存取，并且由 于不在设置于半导体基板上的引脚的地点测量数据的切换时刻，因此 不受存储器宏外的逻辑部的影响。


图1是示意地表示本发明的实施方式1涉及的半导体存储装置的 结构的框图。图2是示意地表示本发明的实施方式1涉及的半导体存储装置中的存储器宏的结构的框图。图3是示意地表示本发明的实施方式1涉及的半导体存储装置中 的TACC初级电路的结构的框图。图4是示意地表示本发明的实施方式1涉及的半导体存储装置中 的控制部的结构的框图。图5是示意地表示本发明的实施方式1涉及的半导体存储装置中 的CLK初级电路的(a)电路图及(b)真值表。图6是示意地表示本发明的实施方式1涉及的半导体存储装置的 动作的时序图。
图7是用于说明本发明的实施方式1涉及的半导体存储装置中的 存取测量方法的时序图。图8是示意地表示本发明的实施方式2涉及的半导体存储装置中 的存储器宏的结构的框图。图9是示意地表示本发明的实施方式2涉及的半导体存储装置的动作的时序图。图IO是示意地表示现有例1涉及的半导体集成电路装置的结构的 框图。图11是示意地表示现有例2涉及的半导体装置的结构的框图。 图12是示意地表示现有例3涉及的半导体存储装置的结构的框图。图13是示意地表示现有例3涉及的半导体存储装置中的存储器宏 的结构的框图。图14是示意地表示现有例3涉及的半导体存储装置中的存储器宏 的(a)第一I/0压縮电路及(b)第二I/0压縮电路的结构的电路图。 图15是示意地表示现有例3涉及的半导体存储装置的动作的时序图。
具体实施方式
实施方式l利用附图对本发明的实施方式1涉及的半导体存储装置进行说 明。图1是示意地表示本发明的实施方式1涉及的半导体存储装置的 结构的框图。图2是示意地表示本发明的实施方式1涉及的半导体存 储装置中的存储器宏的结构的框图。图3是示意地表示本发明的实施 方式1涉及的半导体存储装置中的TACC初级电路的结构的框图。图4 是示意地表示本发明的实施方式1涉及的半导体存储装置中的控制部 的结构的框图。图5是示意地表示本发明的实施方式1涉及的半导体 存储装置中的CLK初级电路的(a)电路图及(b)真值表。参照图1，实施方式1涉及的半导体存储装置例如搭载在计算机
系统的预定的母板(未图示)上，在半导体基板CHIP上具有逻辑部LC1 LC7、存储器宏MM。实施方式1与现有例3 (参照图12)的不 同点在于在半导体基板CHIP上设有TACC引脚及逻辑部LC7;以及 在存储器宏MM内设有TACC初级部、复制部REP、以及锁存电路LAT。在半导体基板CHIP上，除了设有输入输出数据信号用的I/O引脚 之外，还设有测试模式专用的时钟信号引脚(TCLK引脚)、用于输入 外部测试信号TACC的TACC引脚、测试模式专用的TDQ引脚、以及 相当于测试模式专用的通过/失败标志的标志信号引脚(TFOUT引脚)。 这些引脚是在用于与存取评价相关的探测试验时的测试器之间进行连 接的接触端子。逻辑部LC1由多个逻辑门单元组合而成，通过输入输入信号(包 含时钟信号CLK、地址信号ADD)，将输入信号(包含时钟信号CLK、 地址信号ADD)输出到存储器宏MM。逻辑部LC2由多个逻辑门单元 组合而成，通过输入测试用输入信号(时钟信号TCLK、地址信号 TADD)，调整测试用输入信号中的预定信号，将测试甩输入信号输出 到存储器宏MM。逻辑部LC7由多个逻辑门单元组合而成，通过输入 外部测试信号TACC，将调整后的外部测试信号TACC输出到存储器 宏MM。逻辑部LC2、 LC7在存储器宏MM和逻辑部LC2、 LC7的电 源电压不同时，使用调整电压的电平转换电路，在需要存储器宏MM 和逻辑部LC2、 LC7的信号波形的调整时，使用缓冲电路。存储器宏MM包括TACC初级部、控制部CTL、存储器阵列 MARY、输出部DO、复制部REP、锁存电路LAT、以及DFT电路。TACC初级部是如下测试存取电路根据从TACC引脚经由逻辑 部LC7输入的外部测试信号TACC，生成成为接收了外部测试信号 TACC的"H"边沿的内部时钟信号的单触发信号TACC 0，将单触发 信号TACC O输出到控制部CTL，并且生成与外部测试信号TACC相
同相位(相同的"H"脉冲宽度)的脉冲信号TACC 1 (测试存取信号)， 将脉冲信号TACC l(测试存取信号)输出到锁存电路LAT(参照图3)。 另外，TACC O被输入到控制部CTL，用作内部时钟信号ICLK，以代 替时钟信号CLK。此外，TACC1 (测试存取信号)是用于控制锁存电 路LAT的信号，作为负逻辑输入到锁存电路LAT的门G。控制部CTL根据输入信号(包含时钟信号CLK、地址信号ADD)、 测试用输入信号(时钟信号TCLKO、地址信号TADD)、或单触发信 号TACC 0，对存储器阵列MARY进行控制。控制部CTL具有CLK 初级电路，根据动作模式，将所输入的时钟信号CLK、时钟信号TCLK 0、 TACCO的任意一个作为内部时钟信号ICLK而输出(参照图4、图 5) 。 CLK初级电路根据包含在测试用输入信号中的测试模式信号和控 制信号BUNRI切换动作模式。CLK初级电路，在控制信号BUNRI为 "L"、测试模式信号为"L"时，切换为通常模式；在控制信号BUNRI 为"H"、测试模式信号为"L"时，切换为DA模式(还包括BIST 模式)；在控制信号BUNRI为"H"、测试模式信号为"H"时，切 换为存取测试模式(参照图5 (b) ) 。 CLK初级电路，在通常模式时 选择时钟信号CLK，输出内部时钟信号ICLK;在DA模式时选择时钟 信号TCLK 0，输出内部时钟信号ICLK;在存取测试模式时选择单触 发信号TACC 0，输出内部时钟信号ICLK。另外，控制信号BUNRI 是在集成电路中控制通常模式和测试模式的信号。存储器阵列MARY具有存储器单元和周边电路。根据控制部CTL 激活了存储器阵列MARY的周边电路，从存储器单元读出相当于地址 信号ADD、地址信号TADD、或在内部生成的地址信号的数据。读出 的数据DOUT 0 — 255被输出到输出部DO及复制部REP (参照图2)。 在控制部CTL中选择了单触发信号TACC 0时，TACC 0由"L"—"H"， 从而周边电路被激活，周边电路从存储器单元读出相当于地址信号的 数据。读出的数据DOUT 0 — 255被输出到输出部DO及复制部REP。 输出部DO是对来自存储器阵列MARY的数据DOUT 0 — 255进 行缓冲的电路，例如可以使用将逆变器串联地两级连接的电路。输出 部DO将来自存储器阵列MARY的数据DOUT 0—255输出到DQ 0 — 255引脚(参照图2)。复制部REP对来自存储器阵列MARY的数据DOUT 0 — 255进行 缓冲，以使从存储器宏MM的CLK引脚(输入引脚)至DQ引脚(输 出引脚)为止的存取通路、和从存储器宏MM的CLK引脚至锁存电路 LAT为止的存取通路在电气距离上长度相同，例如可以使用将逆变器 串联地两级连接的电路。复制部REP将来自存储器阵列MARY的数据 DOUT 0 — 255作为数据DQ 0 — 255输出到锁存电路LAT (参照图2)。锁存电路LAT根据来自TACC初级部的脉冲信号TACC 1、和来 自外部的初始化信号INIT，将来自复制部REP的数据DQ 0 — 255锁存 (参照图2)。锁存电路LAT与各个数据DQ 0 — 255分别对应设置， 将锁存的数据DOUT 10—1255输出到第一I/O压縮电路。向各个数据 DQ 0 — 255的锁存电路LAT的门G，输入使脉冲信号TACC 1为负逻 辑(TACC1的NOT信号)的信号。在此，初始化反转信号/INIT是与 包含在测试用输入信号中的初始化信号相反相位的信号，由INIT初级 部(未图示)根据包含在测试用输入信号中的初始化信号生成。DFT电路与现有例3 (参照图13)同样地，具有第一 I/O压縮电 路，其通过输入来自锁存电路LAT的数据DOUT 10—1255，而将数据 DOUT 10—1255压縮至8个数据TOUT 10—17,并将判断出压縮数据 TOUT 10—17是彼此相同还是不同的测试数据TDQ 0 —7输出到逻辑 部LC4 (参照图14 (a))。此外，DFT电路与现有例3 (参照图13) 同样地，具有第二I/0压縮电路，其根据内部时钟延迟信号ICLKD及 初始化信号INIT，将来自第一 1/0压縮电路的数据TOUT 10—17压縮 成一个压縮数据TOUT 2，将压缩数据TOUT 10—17是相同还是不同 作为通过/失败标志，并将标志信号TFOUT输出到逻辑部LC5 (参照
图14(b))。在此，内部时钟延迟信号ICLKD是使内部时钟信号ICLK 延迟的信号，由ICLKD初级部(未图示)根据来自控制部CTL (ICLK 初级部)的内部时钟信号ICLK生成。此外，初始化信号INIT是与包 含在测试用输入信号中的初始化信号相同相位的信号，在INIT初级部 (未图示)根据包含在测试用输入信号中的初始化信号生成。逻辑部LC3由多个逻辑门单元组合而成，通过输入来自存储器宏 MM的输出信号(包含数据DQ)，而输出输出信号(包含数据DQ)。 逻辑部LC4由多个逻辑门单元组合而成，通过输入来自存储器宏MM (DFT电路)的测试数据TOUT，而输出调整后的数据TDQ。逻辑部 LC5由多个逻辑门单元组合而成，通过输入来自存储器宏MM (DFT 电路)的测试数据TOUT2，而输出调整后的标志信号TFOUT。逻辑部 LC4、 LC5在存储器宏MM和逻辑部LC4、 LC5的电源电压不同时， 使用调整电压的电平转换电路，在存储器宏MM和逻辑部LC4、 LC5 的信号波形需要调整时，使用缓冲电路。逻辑部LC6是与存储器宏MM 相关的部分以外的逻辑电路的集合体，在此包含SRAM的宏、ROM、 PLL等。接下来，利用附图对本发明的实施方式1涉及的半导体存储装置 的动作进行说明。图6是示意地表示本发明的实施方式1涉及的半导 体存储装置的动作的时序图。参照图6的双点划线上侧的通常模式时，若从存储器宏MM的外 部输入时钟信号CLK，则从控制部CTL输出内部时钟信号ICLK，内 部时钟信号ICLK被输入到存储器阵列MARY，同时从相当于所输入 的地址信号ADD的存储器阵列MARY中的存储器单元读出数据 DOUT 0 — 255，在一定时间的tAC的存取时间内经由输出部DO从DQ 0 — 255引脚输出读出数据DQ 0 — 255。参照图6的双点划线下侧的DA模式中的存取测量模式时，若外
部测试信号TACC作为"H"脉冲输入到存储器宏MM，则在TACC 初级部生成单触发信号TACC 0，将单触发信号TACC 0输入到控制部 CTL，从而生成内部时钟信号ICLK，将内部时钟信号ICLK输入到存 储器阵列MARY，从而开始读出动作。若从存储器阵列MARY输出数 据DOUT 0 — 255，则数据DOUT 0 — 255经过复制部REP，从而数据 DQ 0 — 255被输入到锁存电路LAT。另一方面，脉冲信号TACC l在 TACC初级部生成为"H"脉冲，因此通过脉冲信号TACC 1由"L" —"H"，锁存电路LAT的门变成导通状态。因此，若在脉冲信号TACC 1为"H"的期间从存储器阵列MARY输出数据DOUT 0 — 255，则从 锁存电路LAT输出的数据DOUT 10—1255被输入到第一 I/O压縮电 路，但是在脉冲信号TACC 1由"H" — "L"后，即使从存储器阵列 MARY输出数据DOUT 0 — 255，也不会从锁存电路LAT输出数据 DOUT 10—1255，数据DOUT 10—1255不会被输入到第一 I/O压縮电 路。从而，若仅在tAC的时间将外部测试信号TACC作为"H"脉冲 而输入，则对于tAC以内的存取时间的读出数据，经由第一I/0压縮 电路、逻辑部LC4输出的测试数据TDQ 0 — 7判断为通过，对于超出 tAC的存取时间的读出数据，测试数据TDQ0 —7判断为失败。与现有例3 (参照图15)同样地，尝试考虑A时刻的存取。在图 6的上侧，由于存取时间比tAC滞后，从而A时刻的存取需要tAC'， 因此从A的CLK开始在tAC'后输出数据。若在DA模式中存取此时的 同一地址，则如图6的下侧所示。输入时钟信号TCLK，在DOUT0 — 255上出现数据是在大致tAC后。在A时刻的存取中，大致tAC'后全 部数据出现在DOUT 0 — 255上。从而，若外部测试信号TACC的"H" 的宽度是tAC，则DOUT 0 — 25中只有需要tAC的DQ 0 — 255的任意 数据经由锁存电路LAT作为DOUT 10—1255输入到第一 I/O压縮电 路，但是若外部测试信号TACC的"H"的宽度是tAC'，则DOUT 0 — 255 的全部经由锁存电路LAT作为DOUT 10— 1255输入到第一 I/O压縮电 路。在从各TDQ 0 — 7输出来自第一 I/O压縮电路的压縮数据是相同还 是不同的情况下，若TACC的"H"的宽度是tAC，则tAC怖数据不能到 达，因此来自测试数据TDQ的输出"不一致"，从而为"1"。另一方面， 若TACC的"H"的宽度是tAC'，则全部数据都到达，输出变成"一致"， 因此为"0"。从而，根据TACC的"H"的宽度的大小，最终输出"0"或输 出'T'，因此无论TDQ引脚的数据输出时刻为何时，都可以测量存取时 间。在从各TDQ引脚输出压缩数据的情况下，也是在TACC的"H"的 宽度是tAC时，DOUT 0 — 255的全部数据没有输入到第一 I/O压縮电 路的DOUT 10— 1255，因此TDQ引脚不输出期望的数据，但是若TACC 的"H"的宽度是tAC'，则DOUT 0 — 255的全部数据在第一 I/O压缩电 路上输入为DOUT 10—1255，因此TDQ引脚输出期望的数据。由此， 可以通过TACC的"H"的宽度的大小来识别存取时间。接下来，利用附图对本发明的实施方式1涉及的半导体存储装置 中的存取测量方法进行说明。图7是用于说明本发明的实施方式1涉 及的半导体存储装置中的存取测量方法的时序图。考虑将TACC的"H"脉冲从窄的状态变宽的情况。将TACC的 脉冲宽度从(1)向(2) 、 (3)依次加宽。SP，将TACC由"H"— "L"的时刻延迟。在(1)的情况下，脉冲宽度在最初的存取A1及下 一个存取A2都远窄于tAC，在之后的任意一个存取An均比tAC长， 因此在DOUT 10—1255中存在"H" / "L"双方，都"不一致"，TDQ 输出"1"，因此可以判断tAC比(1)滞后。在(2)的情况下，脉冲 宽度在最初的存取Al中比tAC窄，但是在下一个存取A2中比tAC宽， 因此在DOUT 0 — 255的最初的存取Al中存在"H"/"L"，"不一致"， TDQ输出"1"，但是在下一个存取A2中只有"H"，"一致"，TDQ 输出"0"。从而可以判断tAC接近(2)。在(3)的情况下，脉冲宽 度在最初的存取Al及下一个存取A2都比tAC宽，因此在最初的存取 Al中DOUT 10—1255只有"L",在下一个存取A2中只有"H", 因此都"一致"，TDQ输出"0"，从而通过，可以判断tAC比(3) 超前。从而，可以认为tAC是(2)和(3)之间的时间。因此，若将 (2)和(3)的间隔变窄，则可以测量正确的存取时间。根据实施方式1，可以用TACC的脉冲宽度表示存取时间，因此 通过利用存储器测试器将TACC作为"H"脉冲来产生，并且改变其脉 冲宽度，可以正确测量存储器宏MM的存取时间，与CLK或TCLK无 关地，可以仅利用TACC进行存储器存取。此外，从TACC生成单触 发信号TACC 1，并且将其用于内部时钟信号ICLK，因此即使改变 TACC的脉冲宽度，也不会影响存储器宏MM的存取，并且由于不在 设置于半导体基板CHIP上的引脚的地点测量数据的切换时刻，因此不 受存储器宏MM外的逻辑部LC1 LC7的影响。实施方式2利用附图对本发明的实施方式2涉及的半导体存储装置进行说 明。图8是示意地表示本发明的实施方式2涉及的半导体存储装置中 的存储器宏的结构的框图。图9是示意地表示本发明的实施方式2涉 及的半导体存储装置的动作的时序图。实施方式2涉及的半导体存储装置中的存储器宏，若输入来自逻 辑部LC7的外部测试信号TACC (由单触发脉冲的"H"脉冲构成的信 号)中的两个单触发脉冲，则在第一TACC初级电路生成"H"脉冲信 号(TACC 2)，该"H"脉冲信号(TACC 2)接收"H"边沿而变成 "H"，接收下一个"H"边沿而变成"L" 。 TACC 2被输入到第二 TACC初级部，生成TACC0和TACC 1。实施方式2的其他结构与实 施方式1相同。在实施方式l中，在TACC输入到宏为止的路径上存在由"L"— "H"转变的时间和由"H" — "L"转变的时间不同的电路(晶体管 的比例(Ratio)与通常不同的电路)的情况下，TACC的"H"脉冲和 TACC 1的"H"脉冲的宽度不一致。但是，在实施方式2中，由两个
单触发脉冲的"H"边沿确定TACC 1的"H"脉冲，因此可以忽略(即 消除)由"L" — "H"和由"H" — "L"的转变时间之差。由此，实 施期望的测试时的存取时间，可以用TACC中连续(相邻)的"H"边 沿的期间来进行表示，可以通过按时间改变TACC中的连续的两个"H" 脉冲中的特别是后一个"H"脉冲来进行测量。
权利要求
1.一种半导体存储装置，根据第一信号进行存储器阵列的通常模式时的读出或写入动作，并且根据第二信号进行上述存储器阵列的测试模式时的读出或写入动作，在上述测试模式时进行来自上述存储器阵列的多个输出数据的测试，并输出测试结果，其特征在于根据与上述第一信号及上述第二信号无关的第三信号，在上述测试模式时实施期望的测试。
2. 根据权利要求l所述的半导体存储装置，其特征在于包括 第一初级电路，根据上述第三信号生成预定的信号，并将上述预定的信号输出到上述存储器阵列；复制部，对来自上述存储器阵列的输出数据进行缓冲并输出；锁存电路，根据在上述第一初级电路生成的上述预定的信号，将 来自上述复制电路的输出数据锁存；第一 I/O压縮电路，将来自上述锁存电路的输出数据压縮成预定 数量的数据，并且判断压縮后的各数据彼此相同还是不同，并输出判 断后的测试数据；以及第二 I/O压縮电路，将来自上述第一 I/O压縮电路的输出数据压縮 成一个数据，并且将压缩后的数据与期待值相同还是不同作为通过/失 败的标志信号而输出。
3. 根据权利要求2所述的半导体存储装置，其特征在于 具有输入有第一信号和第二信号的第二初级电路， 上述第一初级电路根据上述第三信号生成第四信号， 上述第四信号被输入到上述第二初级电路，上述第二初级电路在实施上述期望的测试时，将上述第四信号输 出到上述存储器阵列。
4. 根据权利要求2所述的半导体存储装置，其特征在于- 具有输出部，对上述存储器阵列的输出数据进行缓冲并输出到上 述存储器阵列的外部，上述测试模式时的从上述第二信号的输入引脚至上述锁存电路为 止的存取通路、和上述通常模式时的从上述第二信号的输入引脚至上 述输出部的输出数据的输出引脚为止的存取通路，在电气距离上长度 相同。
5. 根据权利要求3所述的半导体存储装置，其特征在于 上述第一初级电路根据上述第三信号生成第五信号， 上述第五信号被输入到上述锁存电路。
6. 根据权利要求5所述的半导体存储装置，其特征在于 上述第三信号是H脉冲信号，上述第四信号是成为接收了上述第三信号的H边沿的内部时钟信 号的单触发信号，上述第五信号是H脉冲宽度与上述第三信号相同的脉冲信号。
7. 根据权利要求2所述的半导体存储装置，其特征在于 实施上述期望的测试时的存取时间，可以用上述第三信号的H脉冲宽度来表示。
8. 根据权利要求2所述的半导体存储装置，其特征在于实施上述期望的测试时的存取时间，可以通过按时间改变上述第三信号的L边沿来测量。
9. 根据权利要求l所述的半导体存储装置，其特征在于包括 第三初级电路，根据上述第三信号生成预定的信号；第四初级电路，根据上述第三初级电路的输出信号生成预定的信号；复制部，对来自上述存储器阵列的输出数据进行缓冲并输出； 锁存电路，至少根据由第一初级电路生成的预定的信号，将来自 上述复制部的输出数据锁存；第一 I/O压缩电路，将来自上述锁存电路的输出数据压縮成预定 数量的数据，并且判断压縮后的各数据彼此相同还是不同，并输出判 断后的测试数据；以及第二 I/O压縮电路，将来自上述第一 I/O压缩电路的输出数据压缩成一个数据，并且将压縮后的数据与期待值相同还是不同作为通过/失 败的标志信号而输出。
10. 根据权利要求9所述的半导体存储装置，其特征在于上述第三信号是由单触发脉冲的H脉冲构成的信号，上述第三初级电路生成第六信号，该第六信号接收上述第三信号中的最初的H边沿而变成H,接收下一个H边沿而变成L。
11. 根据权利要求9所述的半导体存储装置，其特征在于实施上述期望的测试时的存取时间，可以用上述第三信号中的连续的H边沿的期间来表示。
12. 根据权利要求9所述的半导体存储装置，其特征在于实施上述期望的测试时的存取时间，可以通过按时间改变上述第三信号中连续的两个H脉冲中的后一个H脉冲来测量。
13. —种半导体存储装置，其特征在于 包括存储器阵列；多个锁存电路，保持从上述存储器阵列读出的数据； 控制部，设定上述存储器阵列的动作模式； 压縮电路，将多个上述锁存电路的输出压缩成一个输出；以及 测试存取电路，输出控制上述锁存电路的测试存取信号， 上述测试存取电路接收从外部输入的测试信号，对上述控制部产 生与上述测试信号对应的单触发脉冲。
全文摘要
在半导体存储装置的测试模式中可以测量正确的存取时间。根据时钟信号CLK进行存储器阵列MARY的通常模式时的读出或写入动作，并且根据测试用时钟信号TCLK进行存储器阵列MARY的测试模式时的读出或写入动作，在测试模式时进行来自存储器阵列MARY的多个输出数据DOUT0-255的测试，并输出测试结果TOUT10-17、TOUT2，其中，根据与时钟信号CLK及测试用时钟信号TCLK无关的外部测试信号TACC，在测试模式时实施存取时间所涉及的测试。
文档编号G11C29/00GK101162612SQ20071018072
公开日2008年4月16日 申请日期2007年10月11日 优先权日2006年10月11日
发明者大关精司 申请人:恩益禧电子股份有限公司