专利名称：错误更正系统及其方法
技术领域：
本发明有关于错误更正系统，特别有关于光驱的错误更正系统及其方法。
背景技术：
随着科技的进步，光盘的种类以及储存于其上的数据种类亦随之增加，因此光驱需要错误检测以及更正机制确定读取到正确的数据。
图1绘示了相关技术的错误更正系统100。如图1所示，错误更正系统100包含一数据缓冲器101，一解调器103，一征状值产生器105(syndromegenerator)、一征状值存储器107、一纠错码(ECCerror correction code)解码器109、一线性检错码(EDCerror detection code)确认元件111、一EDC存储器113以及一EDC更正器115。在此例中，当储存在数据缓冲器101中的数据量足够解码时，储存在数据区域缓冲器101中的ECC区块(ECC block)被读出以执行PI/PO征状值计算以及线性EDC。同时，若发现错误，则施行PI ECC动作以修正储存在数据缓冲器101中的错误数据，而储存在征状值存储器107中的征状值亦被更新。而且，下一方向的ECC动作(此例中为PO)直接读取储存在征状值存储器107中的征状值，而不是根据数据缓冲器101中的数据计算征状值。然而，此类结构缺乏PI方向的ECC，因此其具有较差的效能。而且，这样的结构缺乏能克服帧锁定同步偏移(frame sync shift)的问题。
除了前述的相关技术，还有其它的相关技术亦被发展出来，但亦因为其它因素而具有其它缺点，这些缺点可简述如下。若系统仅具有预先(on the fly)PO征状值计算，其无法克服帧锁定同步偏移。而且，若系统具有预先EDC机制，其亦无法克服帧锁定同步偏移。若系统具有最后EDC机制，其亦具有较差的表现。若系统具有预先征状值计算，其具有较高的成本。若系统在解调器和预先PI ECC元件之间不具有存储元件，系统无法克服因为同步数据遗失而引起的帧锁定同步偏移问题，且会因为数据缓冲器上的更正周期而具有较差的带宽。预先(on the fly)表示数据在进入数据缓冲器之前便做处理。
发明内容
因此，本发明的目的为提供一种错误更正系统，其可避免上述的缺点并维持上述的优点。
本发明的实施例揭露了一种错误更正系统，包含一解调器，用以接收并解调原始数据以产生一ECC区块；一预先PI征状值产生器，耦接至所述的解调器，根据来自所述的解调器的所述的ECC区块产生一PI征状值；一数据缓冲器，用以储存所述的ECC区块；一PO征状值产生器，用以根据所述的数据缓冲器中的所述的ECC区块产生一PO征状值；一EDC确认元件，用以根据所述的数据缓冲器内的所述的ECC区块产生一EDC结果；一ECC解码器，用以根据所述的PI征状值和所述的PO征状值其中至少其一施行一ECC动作；以及一EDC更正器，用以根据所述的ECC动作的结果更正所述的EDC结果。
本发明的实施例亦揭露了一种对应此系统的错误更正方法，包含(a)接收并解调原始数据以产生一ECC区块；(b)根据来自所述的步骤(a)的所述的ECC区块产生一征状值；(c)储存所述的ECC区块；(d)根据所述的步骤(c)中储存的所述的ECC区块之PO码字产生一PO征状值；(e)根据所述的步骤(c)中储存的所述的ECC区块产生一EDC结果；(f)根据所述的PI征状值和所述的PO征状值其中至少其一施行一ECC动作；以及(g)根据所述的ECC动作的结果更正所述的EDC结果。
图1绘示了相关技术的错误更正系统的方块图。
图2绘示了根据本发明的第一实施例的错误更正系统的方块图。
图3绘示了根据本发明的第二实施例的错误更正系统的方块图。
图4绘示了根据本发明的第三实施例的错误更正系统的方块图。
图5绘示了根据本发明的第四实施例的错误更正系统的方块图。
图6绘示了根据本发明的第五实施例的错误更正系统的方块图。
图7绘示了根据本发明的第六实施例的错误更正系统的方块图。
图8绘示了根据本发明的第七实施例的错误更正系统的方块图。
图9绘示了根据本发明的第八实施例的错误更正系统的方块图。
图10绘示了根据本发明的第九实施例的错误更正系统的方块图。
图11绘示了根据本发明的第十实施例的错误更正系统的方块图。
图12绘示了根据本发明的第十一实施例的错误更正系统的方块图。
图13绘示了根据本发明的第十二实施例的错误更正系统的方块图。
图14绘示了根据本发明的第十三实施例的错误更正系统的方块图。
图15绘示了根据本发明的第十四实施例的错误更正系统的方块图。
图16绘示了根据本发明的第十五实施例的错误更正系统的方块图。
图17绘示了根据本发明的第十六实施例的错误更正系统的方块图。
图18绘示了根据本发明的第十七实施例的错误更正系统的方块图。
图19绘示了根据本发明的第十八实施例的错误更正系统的方块图。
图20绘示了根据本发明的第十九实施例的错误更正系统的方块图。
图21绘示了对应图2的错误更正系统的错误更正方法的流程图。
图22绘示了对应图5的错误更正系统的错误更正方法的流程图。
图23绘示了对应图6的错误更正系统的错误更正方法的流程图。
图24绘示了对应图8的错误更正系统的错误更正方法的流程图。
图25绘示了对应图9～图25的错误更正系统的错误更正方法的流程图。
附图标号错误更正系统100，700，1100，1200，1300，1400，1500，1600，1700，1800，1900，2000，2100，2200，2300，2400，2500，2600，2700，2800。
数据缓冲器101，501，1101，1801，2201，2501。
解调器103，503，1103，1803，2203，2503。
征状值产生器105，1107。
预先征状值产生器2507。
征状值存储器107，1109，2509，2511。
存储器2509，2511。
ECC解码器109，513，1111，1405，1813，2215，2513。
线性EDC确认元件111。
EDC存储器113，605，1113，1411，1817，2217，2515。
EDC更正器115，603，1115，1413，1819，2219，2517。
预先EDC确认元件601，1105，2205，2505。
预先PI ECC解码器1201。
预先PI ECC征状值产生器2001，2301，2701。
存储器元件1301，1401，1203。
PI征状值存储器505，1409，1807，2209。
PI征状值产生器1407。
预先PI征状值产生器507，1805，2207。
PO征状值产生器509，1403，1805，1809，2211。
非线性EDC确认元件1501，1601，1701，1815。
PO征状值存储器1811，511，2213。
光盘1102。
具体实施例方式
在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求书当中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。以外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表所述的第一装置可直接电气连接于所述的第二装置，或透过其它装置或连接手段间接地电气连接至所述的第二装置。
图2绘示了根据本发明的第一实施例的错误更正系统的方块图。如图2所示，错误更正系统1100包含一数据缓冲器1101、一解调器1103、一预先(onthe fly)EDC确认元件1105(如上所述，预先表示数据在进入数据缓冲器之前被处理)、一征状值产生器1107、一征状值存储器1109、一ECC解码器1111、一EDC存储器1113以及一EDC更正器1115。解调器1103用以接收并解调来自光盘1102的原始数据以产生包含数据、PI码字(PI codeword)和PO码字(PO codeword)的ECC区块。预先EDC确认元件1105用以根据来自解调器1105的数据施行EDC操作以产生一EDC结果。数据缓冲器1101被用以储存ECC区块以及EDC结果。征状值产生器1107根据储存在数据缓冲器1101内的PI码字和PO码字产生PI和PO征状值。征状值存储器1109用以储存PI征状值和PO征状值。ECC解码器111用以根据征状值存储器1109中的PI征状值和PO征状值对数据缓冲器1101中的ECC区块的数据施行错误更正，并根据勘误结果(errata result)修正征状值存储器1109中的PI征状值和PO征状值。EDC存储器1113用以缓冲EDC结果。EDC更正器1115根据来自ECC解码器1111的勘误结果修正EDC结果。
在此例中，下一方向的ECC动作(即错误更正动作)是直接读取来自征状值存储器1109。此外，征状值存储器1109和EDC存储器1113可整合至数据缓冲器1101，此类的变化亦应在本发明的范围之内。
错误更正系统1100的动作可简述如下解调器1103所解调的数据被传送至预先EDC确认元件1105以及数据缓冲器1101，且EDC结果被储存至数据缓冲器1101。接着当足够解码的数据被储存至数据缓冲器1101后，开始执行以下的动作数据缓冲器1101储存的EDC结果被读取并储存至EDC存储器1113。数据缓冲器1101内具有数据、PI、PO码字的ECC区块被读取，PI、PO征状值根据PI、PO码字被产生并被储存至征状值存储器1109，且第一方向的ECC动作被施行。若在数据缓冲器1101内发现错误数据，便更正错误，同时ECC解码器1111内的征状值更正电路(未绘示)更新相对应的征状值，同时EDC存储器1113内的EDC结果亦透过EDC更正器1115被更新。接着，下一方向的ECC动作直接读取征状值存储器1109的征状值，而不会读取数据缓冲器1101中的ECC区块而重新计算。两个方向的ECC动作持续的交替进行，直到达到预定动作次数或不再有错误数据存在为止。
图3绘示了根据本发明的第二实施例的错误更正系统1200的方块图。与错误更正系统1100比较起来，错误更正系统1200还包含一预先PI ECC解码器1201(如前所述，预先是指数据在进入数据缓冲器之前便被处理)，用以直接对来自解调器1103的数据施行PI ECC动作并根据勘误结果修正数据缓冲器1101内的ECC结果。因此，错误更正系统1200的动作和错误更正系统1100有部份不同。对错误更正系统1200而言，来自解调器1103的数据除了上述的元件之外还被送到预先PI ECC解码器1201，且EDC结果被储存在数据缓冲器1101中。预先PI ECC解码器1201对储存在数据缓冲器1101中的数据施行预先PI ECC动作，且预先EDC确认元件1105直接对来自解调器1103的数据施行EDC动作。当足够解码的数据被储存至数据缓冲器1101后的详细动作与图2类似，且可由上述说明中轻易推得，故在此不再赘述。
图4绘示了根据本发明的第三实施例的错误更正系统1300的方块图。与错误更正系统1200比较起来，错误更正系统1300还包含位于预先EDC确认元件1105以及预先PI ECC解码器1201之间的存储元件1301。因此，来自解调器1103的解调数据的一部份列被储存于存储元件1301中。预先PI ECC解码器1201对存储元件1301中的ECC区块施行一PI ECC动作。而且，预先EDC确认元件1105还耦接至存储器元件1301以对ECC区块中的主数据施行EDC动作以产生EDC结果。错误更正系统1300的其它动作和错误更正系统1200相同，故在此不再赘述。
图5绘示了根据本发明的第四实施例的错误更正系统1400的方块图。类似于错误更正系统1200，错误更正系统1400包含一数据缓冲器1101、一解调器1103、一预先EDC确认元件1105以及一预先PI ECC解码器1201。然而，错误更正系统1400还包含一存储元件1401、一PO征状值1403、一ECC解码器1405、一PI征状值产生器1407、一PI征状值存储器1409、一EDC存储器1411以及一EDC更正器1413。解调器1103用以接收并解调原始数据(raw data)以产生ECC区块。预先EDC确认元件1105用以对ECC区块的主数据施行EDC动作以产生EDC结果。数据缓冲器1101用以储存ECC区块和EDC结果。预先PI ECC解码器1201用以直接对来自解调器1103的ECC区块的数据施行一预先PI ECC动作，并根据预先PI ECC动作所产生的勘误结果修正数据缓冲器1101中的EDC结果。存储元件1401用以暂时储存来自数据缓冲器1101的ECC区块的部份行。PO征状值产生器1403用以根据存储元件1401中的PO码字产生PO征状值。PI征状值存储器1409用以储存来自PI征状值产生器1407的部份PI征状值。ECC解码器1405根据PI征状值或PO征状值施行错误更正。PI征状值产生器1407用以根据存储元件1401中的ECC区块产生PI征状值。EDC存储器1411用以储存EDC结果。EDC更正器1413用以根据来自ECC解码器1405的勘误结果更正EDC结果。
错误更正系统1400的动作可简述如下来自解调器1103的解调数据被传送至实时EDC确认元件1105、预先PI ECC解码器1201以及数据缓冲器1101。预先PI ECC解码器1201直接对来自解调器1103的ECC区块的数据施行一预先PI ECC动作，预先EDC确认元件1105计算EDC结果，其中EDC结果被储存至数据缓冲器1101，且预先EDC确认元件1105根据预先PI ECC勘误结果更新EDC结果。接着当足够解码的数据被储存至数据缓冲器1101后，开始执行以下的动作EDC结果从数据缓冲器1101中被读出并储存在EDC存储器1411内。ECC区块的一部份列被储存在存储元件1401中，且PO ECC动作被施行于存储元件1401的列数据上以产生勘误结果。接着，数据缓冲器1101中的错误数据被更正且EDC更正器1413根据勘误数据更新EDC存储器1411中的EDC结果。然后，PI征状值产生器1407自存储元件1401读取行已经更正的数据以产生PI征状值，其中PI征状值被储存在PI征状值存储器1409中，在所有的数据被PO ECC动作处理后，PI征状值从PI征状值存储器1409中被读取且PI ECC动作被施行。
接着，存储元件1401以及数据缓冲器1101中的错误数据被读取且EDC存储器中的EDC结果透过EDC更正器1413被更新。PI和PO ECC动作会持续交替执行直到执行次数达到一预定数目或没有错误数据存在为止。而且，错误更正系统1400还可包含一存储器元件，其位于预先EDC确认元件1105以及预先PI ECC解码器1201之间。
图6至图8所示的实施例与图3至图5的实施例相同，其差异在于图3至图5所示的EDC确认元件为预先EDC确认元件，也就是EDC确认元件位于数据缓冲器之前，但在图6至图8所示的实施例中，EDC确认元件位于数据缓冲器之后。因此，图6至图8所示的实施例与图3至图5的实施例在动作上有所不同。
图6绘示了根据本发明的第五实施例的错误更正系统1500的方块图。请参考图3和图6，图3和图6的结构相类似，但错误更正系统1500具有位于数据缓冲器1101之后的非线性EDC确认元件1501，而不是位于数据缓冲器1101之前的预先EDC确认元件1105，因此错误更正系统1200和错误更正系统1500具有不同的动作。
对错误更正系统1500而言，解调器1103所解调的数据被传送至数据缓冲器1101以及预先PI ECC解码器1201。然后预先PI ECC解码器1201直接对来自解调器1103的数据施行PI ECC动作。接着当足够解码的数据被储存至数据缓冲器1101后，开始执行以下的动作数据缓冲器1101中包含数据、以及PI/PO码字的ECC区块被读取，同时PI、PO征状值根据PI、PO码字被产生并被储存至征状值存储器1109。且第一方向的ECC动作被施行。与ECC区块从数据缓冲器1101被读取的同时，非线性EDC确认元件1501对ECC区块施行一非线性EDC动作以产生一EDC结果，且EDC结果被储存在EDC存储器1113中。若发觉数据缓冲器1101中有错误数据便予以更正，同时相对应的征状值透过ECC解码器1111中的一征状值更正电路(未绘示)被更新，且EDC存储器1113中的EDC结果透过EDC更正器1115被更新。接着，下一方向的ECC动作(此例中为PO)直接读取储存在征状值存储器1109中的征状值，而不是根据数据缓冲器1101中的数据计算征状值。两方向的ECC动作会持续交替执行直到执行次数达到一预定数目或没有错误数据存在为止。
须注意的是，关于线性和非线性EDC动作的详细描述，可参考美国专利申请号第11/531280的专利，此专利由相同申请人以及相同发明人所申请。
图7绘示了根据本发明的第六实施例的错误更正系统1600的方块图。图4和图7的结构相类似，但错误更正系统1600具有位于数据缓冲器1101之后的非线性EDC确认元件1601，而不是位于数据缓冲器1101之前的预先EDC确认元件1105，因此错误更正系统1300和错误更正系统1600具有不同的动作。解调器1103所解调的数据被储存至存储器元件1203。存储器元件1203用以储存ECC区块的一部份列，然后预先PI ECC解码器1201用以对存储器元件1203中的ECC区块施行PI ECC动作以产生更正后的ECC区块。图7所示的错误更正系统1600接下来的动作和图6所示的错误更正系统1500类似，故在此不再赘述。与图1所示的现有技术比较起来，图7所示的错误更正系统1600还包含一预先PI ECC解码器1201以及存储器元件1203。而且，图7所示的错误更正系统1600中的EDC确认元件为非线性EDC确认元件而不是线性EDC确认元件。因此，错误更正系统1600因为预先PI ECC解码器1201具有较佳的效能，并可因为存储器元件1203减少带宽。而且，非线性EDC确认元件1601的使用亦可协助克服帧锁定同步偏移的问题。
图8绘示了根据本发明的第七实施例的错误更正系统1700的方块图。请参考图5和图8，图5和图8的结构相类似，但错误更正系统1700具有位于数据缓冲器1101之后的非线性EDC确认元件1701，而不是位于数据缓冲器1101之前的预先EDC确认元件1105，因此错误更正系统1400和错误更正系统1700具有不同的动作。
对错误更正系统1700而言，解调器1103所解调的数据被传送至数据缓冲器1101以及预先PI ECC解码器1201。然后预先PI ECC解码器1201直接对来自解调器1103的数据施行PI ECC动作。接着当足够解码的数据被储存至数据缓冲器1101后，开始执行以下的动作ECC区块自数据缓冲器1101被读取，且非线性EDC确认元件1701对ECC区块施行非线性EDC动作以产生一EDC结果，此EDC结果被储存至EDC存储器1411中。
数据缓冲器1101中的ECC区块的部份行被读取并储存至存储器元件1401，且一PO ECC动作被施行在存储器元件1401的行数据中以产生勘误结果。然后EDC存储器1411中的EDC结果透过EDC更正器1413根据勘误结果被更新。然后，PI征状值产生器自存储器元件1401读取行被更正的数据以产生PI征状值，且此PI征状值被储存在PI征状值存储器1409中。在所有行数据皆被PO ECC动作处理后，PI征状值自PI征状值存储器1409被读取且PI ECC动作被执行。接着，存储器元件1401以及数据缓冲器1101中的错误数据被更正且EDC存储器1411中的EDC结果透过EDC更正器1413被相对应的更新。
图9至图12绘示了根据本发明的其它实施例，其亦具有数据缓冲器之后的EDC确认元件。图9绘示了根据本发明的第八实施例的错误更正系统1800。如图9所示，错误更正系统1800包含一数据缓冲器1801、一解调器1803、一预先PI征状值产生器1805、一PI征状值存储器1807、一PO征状值产生器1809、一PO征状值存储器1811、一ECC解码器1813、一非线性EDC确认元件1815、一EDC存储器1817以及一EDC更正器1819。解调器1803用以接收并解调来自光盘的原始数据以产生包含数据、PI码字以及PO码字的的ECC区块。数据缓冲器1801用以储存ECC区块。预先PI征状值产生器1805用以根据ECC区块的PI码字产生PI征状值。PI征状值存储器1807用以储存PI征状值。PO征状值产生器1805用以根据ECC区块的PO码字产生PO征状值。非线性EDC确认元件1815用以对ECC区块的主数据施行非线性EDC动作以产生EDC结果。
PO征状值存储器1811用以储存PO征状值。ECC解码器1813根据PI征状值存储器1807中的PI征状值对ECC区块施行PI ECC动作以产生PIECC勘误结果，以及根据PO征状值存储器1811中的PO征状值对ECC区块施行POI ECC动作以产生PO ECC勘误结果。EDC存储器1817用以储存EDC结果。EDC更正器1819根据来自ECC解码器1813的PI ECC勘误结果或PO ECC勘误结果更正EDC结果。
错误更正系统1800的动作可简述如下来自解调器1803的数据被传送至预先PI征状值产生器1805以及数据缓冲器1801，且PI征状值被储存在PI征状值存储器1807中。接着当足够解码的数据被储存至数据缓冲器1801后，开始执行以下的动作。ECC解码器1813根据PI征状值存储器1807中的PI征状值对数据缓冲器1801内的数据施行一PI ECC动作，同时ECC解码器1813内一征状值更正电路相对应的更新PI征状值存储器1807中的征状值，且同时EDC更正器1819相对应的更新EDC存储器1817中的EDC结果。
而且，ECC区块自数据缓冲器1801被读取，且PO征状值产生器1809产生PO征状值，其被储存在PO征状值存储器1811内，且ECC解码器1813和非线性EDC确认元件1815分别根据征状值结果施行PO ECC动作以及对数据缓冲器1801中的主数据施行非线性EDC动作，其中非线性EDC动作的结果被储存在EDC存储器1817中。ECC解码器1813更正数据缓冲器1801中的错误数据，同时ECC解码器1813内一征状值更正电路相对应的更新征状值存储器1807中的征状值，且同时EDC更正器1819相对应的更新EDC存储器1817中的EDC结果。
下一方向的ECC动作直接读取储存在征状值存储器1811中的征状值，而不是根据数据缓冲器1801中的数据计算征状值。PI和PO ECC动作会持续交替执行直到执行次数达到一预定数目或没有错误数据存在为止。
PI征状值存储器1807可被整合至数据缓冲器1801，如图10所示。图10绘示了根据本发明的第九实施例的错误更正系统1900的方块图。除了PI征状值存储器1807外，图10所示的错误更正系统1900与图9绘示的错误更正系统1800大致相同，因此错误更正系统1900的元件的连接方式以及动作会和错误更正系统1800不同。
错误更正系统1900的动作可简述如下。来自解调器1803的解调数据被传送至预先PI征状值产生器1805以及数据缓冲器1801，且PI征状值被储存在数据缓冲器1801中。接着当足够解码的数据被储存至数据缓冲器1801后，开始执行以下的动作ECC解码器1813根据储存在数据缓冲器1801内的PI征状值施行一PI ECC动作并更正数据缓冲器1801内的数据，同时ECC解码器1813内的征状值更正电路(未绘示)更新相对应的征状值，同时EDC存储器1817内的EDC结果亦透过EDC更正器1819被更新。接着ECC区块从数据缓冲器1801被读出且PO征状值产生器1809根据ECC区块产生PO征状值，PO征状值被储存在PO征状值存储器1811内。在PO征状值产生器1809计算PO征状值后，PO ECC动作被执行。ECC解码器1813和非线性EDC确认元件1815分别根据征状值结果施行POECC动作以及对数据缓冲器1801中的数据施行非线性EDC动作，其中非线性EDC动作的结果被储存在EDC存储器1817中。ECC解码器1813更正数据缓冲器1801中的错误数据，同时ECC解码器1813内一征状值更正电路相对应的更新PO征状值存储器1811中的PO征状值以及数据缓冲器1801中的PI征状值，且同时EDC更正器1819相对应的更新EDC存储器1817中的EDC结果。
下一方向的ECC动作直接读取储存在PO征状值存储器1811中或数据缓冲器1801中的征状值，而不是根据数据缓冲器1801中的数据计算征状值。PI和PO ECC动作会持续交替执行直到执行次数达到一预定数目或没有错误数据存在为止。
预先PI征状值产生器1805可被整合至预先PI ECC解码器中，如图11所示。图11绘示了根据本发明的第十实施例的错误更正系统2000的方块图。在此实施例中，来自解调频器1803的解调频数据被传送至预先PI ECC征状值产生器2001以及数据缓冲器1801，且预先PI ECC征状值产生器2001中的征状值产生器产生PI征状值并储存在PI征状值存储器1807之内。预先PI ECC征状值产生器2001直接对来自解调器1803的数据施行PI ECC动作，且预先PI ECC征状值产生器2001中的征状值更正电路相对应的修正PI征状值存储器1807内的PI征状值。
接着当足够解码的数据被储存至数据缓冲器1801后，开始执行以下的动作。ECC区块从数据缓冲器1801被读取，PO征状值产生器1809产生PO征状值并储存在PO征状值1811中。ECC解码器1813以及非线性EDC确认元件1815分别在数据缓冲器1801中的数据上根据征状值结果施行第一方向的ECC动作以及非线性EDC动作。其中非线性EDC动作的结果被储存在EDC存储器1817中。然后，ECC解码器1813更正数据缓冲器1801中的错误数据，ECC解码器1813中的征状值更正电路相对应的更正PI征状值存储器1807和PO征状值存储器1811中的PI和PO征状值，EDC存储器1817内的EDC结果亦透过EDC更正器1819被更新。下一方向的ECC动作直接读取储存在征状值存储器1807中的征状值，而不是根据数据缓冲器1801中的数据计算征状值。PI和PO ECC动作会持续交替执行直到执行次数达到一预定数目或没有错误数据存在为止。
图11中的PI征状值存储器1807可被整合至数据缓冲器1801，如图12所示。图12绘示了根据本发明的第十一实施例的错误更正系统2100的方块图。在此实施例中，PI征状值被储存在数据缓冲器1801中而不是PI征状值存储器1807。其它动作与错误更正系统2000的动作相同，故在此不再赘述。
图13至图15绘示了本发明的其它实施例的方块图。这些实施例在数据缓冲器前具有预先EDC确认元件，征状值产生器或是一预先ECC元件，且在数据缓冲器之后具有相同的元件。
图13绘示了根据本发明的第十二实施例的错误更正系统2200的方块图。如图13所示，错误更正系统2200包含一数据缓冲器2201、一解调器2203、一预先EDC确认元件2205、一预先PI征状值产生器2207、一PI征状值存储器2209、一PO征状值产生器2211、一PO征状值存储器2213、一ECC解码器2215、一EDC存储器2217、以及一EDC更正器2219。解调器2213用以接收应解调来自光盘的原始数据以产生包含数据、PI码字以及PO码字的ECC区块。预先EDC确认元件2205用以施行一EDC动作在来自解调器2203的主数据上以产生一EDC结果。数据缓冲器2203用以储存ECC区块和EDC结果。预先PI征状值产生器2207用以根据来自解调器2201的ECC区块产生PI征状值。PO征状值存储器2209用以储存来自PO征状值产生器2213的PO征状值。ECC解码器2215根据PI或PO征状值执行ECC动作以产生勘误结果。EDC存储器2217用以储存EDC结果。EDC更正器2219用以根据来自ECC解码器2215的勘误结果更正EDC结果。
错误更正系统2200的动作可如下所述。来自解调器2203的解调数据被传送到PI征状值产生电路2207、预先EDC确认元件2205以及数据缓冲器2201，其中PI征状值被储存在PI征状值存储器2209内且EDC结果被储存在数据缓冲器2201内。接着当足够解码的数据被储存至数据缓冲器2201后，开始执行以下的动作。
数据缓冲器2201内的EDC结果被读取且储存在EDC存储器2217内。ECC解码器2215根据储存在PI征状值存储器2209内的PI征状值施行一方向的ECC动作，同时ECC解码器2215内的征状值更正电路(未绘示)更新PI征状值存储器2209和PO征状值存储器2213内的PI和PO征状值，同时EDC存储器2217内的EDC结果亦透过EDC更正器2219被更新。数据缓冲器2201中的ECC区块被读取且PO征状值产生器2211计算PO征状值并储存在PO征状值存储器2213内。当一方向的ECC动作被完成后，下一方向的ECC动作直接读取储存在征状值存储器2209和2211中的征状值，而不是根据数据缓冲器2201中的数据计算征状值。两方向的ECC动作会持续交替执行直到执行次数达到一预定数目或没有错误数据存在为止。
图14绘示了根据本发明之第十三实施例的错误更正系统700的方块图。如图14所示，错误更正系统700包含一数据缓冲器501、一解调器503、一预先EDC确认元件601、一预先PI征状值产生器507、一PI征状值存储器505、一PO征状值产生器509、一PO征状值存储器511、一ECC解码器513、一EDC存储器605、以及一EDC更正器603。ECC解码器513根据PI或PO征状值执行ECC动作以产生勘误结果。EDC存储器605用以储存EDC结果。EDC更正器603用以根据来自ECC解码器513的勘误结果更正EDC结果。
错误更正系统700的动作可如下所述。来自解调器503的解调数据被传送到PI征状值产生电路507、预先EDC确认元件601以及数据缓冲器501，其中PI征状值被储存在PI征状值存储器505内且EDC结果被储存在数据缓冲器501内。接着当足够解码的数据被储存至数据缓冲器501后，开始执行以下的动作。
数据缓冲器501内的EDC结果被读取且储存在EDC存储器605内。ECC解码器513根据储存在数据缓冲器501内的PI征状值施行一方向的ECC动作，同时ECC解码器513内的征状值更正电路(未绘示)更新征状值存储器511内的PI和PO征状值，同时EDC存储器605内的EDC结果亦透过EDC更正器603被更新。数据缓冲器501中的ECC区块被读取且PO征状值产生器509计算PO征状值并储存征状值存储器511内。当一方向的ECC动作被完成后，下一方向的ECC动作直接读取储存在征状值存储器511中的征状值，而不是根据数据缓冲器501中的数据计算征状值。两方向的ECC动作会持续交替执行直到执行次数达到一预定数目或没有错误数据存在为止。
图15绘示了根据本发明的第十四实施例的错误更正系统2300的方块图。与图13中所示的错误更正系统2200比较起来，错误更正系统2300更具有一预先PI ECC征状值产生器2301，且预先PI征状值产生器2207被整合至预先PI ECC征状值产生器2301中。因此错误更正系统2200和2300的连接关系和动作有所不同。
错误更正系统2300的动作可如下所示来自解调器2203的解调数据被传送到预先PI ECC征状值产生器2301、预先EDC确认元件2205以及数据缓冲器2201，其中PI征状值被储存在PI征状值存储器2209内且EDC结果被储存在数据缓冲器2201内。接着当足够解码的数据被储存至数据缓冲器2201后，开始执行以下的动作。数据缓冲器2201内的EDC结果被读取并被储存在EDC存储器2217中，且PO征状值产生器2211计算PO征状值并储存在PO征状值存储器中。ECC解码器2215根据PO征状值施行一方向的ECC动作，同时ECC解码器2215内的征状值更正电路(未绘示)更新PO征状值存储器2213内相对应的PO征状值，同时EDC存储器2217内的EDC结果亦透过EDC更正器2219被更新。
接着ECC解码器2215根据PI征状值施行另一方向的ECC动作，同时ECC解码器2215内的征状值更正电路(未绘示)更新征状值存储器2213内相对应的征状值，同时EDC存储器2217内的EDC结果亦透过EDC更正器2219被更新。下一方向的ECC动作直接读取储存在PI征状值存储器2209和PO征状值存储器2211中的征状值。两方向的ECC动作会持续交替执行直到执行次数达到一预定数目或没有错误数据存在为止。
错误更正系统2300中的PI征状值存储器2209可被整合于数据缓冲器中，如图16所示。图16绘示了根据本发明的第十五实施例的错误更正系统2400的方块图。在错误更正系统2400中，来自预先PI ECC征状值产生器2301的PI征状值被储存至数据缓冲器2201中，而不是PI征状值存储器2209。由于错误更正系统2400的动作可由错误更正系统2300的描述以及错误更正系统2400的结构轻易推得，故在此不再赘述。
图17至图20绘示了本发明的其它实施例的方块图。这些实施例在数据缓冲器前具有预先EDC确认元件，征状值产生器或是一征状值存储器，且在数据缓冲器之后具有相同的元件。
图17绘示了根据本发明的第十六实施例的错误更正系统的方块图。如图17所示，错误更正系统2500包含一数据缓冲器2501、一解调器2503、一预先EDC确认装置2505、一预先征状值产生器2507、存储器2509和2511、一ECC解码器2513、一EDC存储器2515、以及一EDC更正器2517。解调器2503用以接收应解调来自光盘的原始数据以产生包含数据、PI码字以及PO码字的ECC区块。数据缓冲器2501用以储存ECC区块。预先征状值产生器2507用以根据PI码字或PO码字产生征状值。存储器2509用以储存来自预先征状值产生器2507的征状值。存储器2511用以储存来自数据缓冲器2511的征状值。ECC解码器2513用以根据储存在存储器2511内的征状值施行PI或PO ECC动作以产生PI或PO勘误结果。EDC存储器2515用以储存来自数据缓冲器2501的EDC结果。EDC更正器2517用以根据来自ECC解码器2517的PI或PO戡误结果更正EDC结果。
错误更正系统2500的动作可简述如下。来自解调器2503的解调数据被传送至数据缓冲器2501、预先EDC确认装置2505、预先征状值产生器2507。征状值结果以及EDC结果被储存在数据缓冲器2501中。
接着当足够解码的数据被储存至数据缓冲器2501后，开始执行以下的动作。EDC结果被读取至EDC存储器2515。征状值结果被读取至存储器2511，ECC解码器2513施行一方向的ECC动作，同时ECC解码器2513内的征状值更正电路(未绘示)更新相对应的征状值，同时EDC存储器2515内的EDC结果亦透过EDC更正器2517被更新。此种动作将持续到每一列都被更新为止。
在所有列都被更正完后，ECC解码器2513根据PO征状值结果施行另一方向的ECC动作，同时ECC解码器2513内的征状值更正电路(未绘示)更新相对应的征状值，同时EDC存储器2515内的EDC结果亦透过EDC更正器2517被更新。此种动作将持续到每一行都被更新为止。
在所有行都被处理完后，下一方向的ECC动作直接读取储存在存储器2511中的征状值，而不是根据数据缓冲器2501中的数据计算征状值。两方向的ECC动作会持续交替执行直到执行次数达到一预定数目或没有错误数据存在为止。
错误更正系统2500所示的存储器2511的征状值结果并不限定于储存至数据缓冲器2501，如图18所示，因此错误更正系统2500和2600的连接关系和动作会有所不同。图18绘示了根据本发明的第十七实施例的错误更正系统的方块图。错误更正系统2500的动作可简述如下。来自解调器2503的解调数据被传送至数据缓冲器2501、预先EDC确认装置2505、预先征状值产生器2507。征状值结果被储存在存储器2509，而EDC结果被储存在数据缓冲器2501中。
接着当足够解码的数据被储存至数据缓冲器2501后，开始执行以下的动作。EDC结果被读取至EDC存储器2515。ECC解码器2513根据存储器2509内的征状值施行一方向的ECC动作，同时ECC解码器2513内的征状值更正电路(未绘示)更新存储器2509内相对应的征状值，同时EDC存储器2515内的EDC结果亦透过EDC更正器2517被更新。此种动作将持续到每一列都被更新为止。
在所有列都被更正完后，ECC解码器2513根据PO征状值结果施行另一方向的ECC动作，同时ECC解码器2513内的征状值更正电路(未绘示)更新相对应的征状值，同时EDC存储器2515内的EDC结果亦透过EDC更正器2517被更新。此种动作将持续到每一行都被更新为止。
在所有行都被处理完后，下一方向的ECC动作直接读取储存在存储器2511中的征状值，而不是根据数据缓冲器2501中的数据计算征状值。两方向的ECC动作会持续交替执行直到执行次数达到一预定数目或没有错误数据存在为止。
错误更正系统2500还可包含一预先PI ECC征状值产生器2701，如图19所示。图19绘示了根据本发明的第十八实施例的错误更正系统2700的方块图，其动作如下所示。来自解调器2503的解调数据被传送至数据缓冲器2501、预先EDC确认装置2505以及预先征状值产生器2507。征状值结果以及EDC结果被储存在数据缓冲器2501中。
预先PI ECC征状值产生器2701根据征状值产生器的征状值对数据缓冲器2501中的ECC区块施行一PI ECC动作以产生征状值结果以及EDC结果，都被储存在数据缓冲器2501中。同时ECC解码器2513内的征状值更正电路(未绘示)更新征状值存储器内相对应的征状值，同时数据缓冲器2501内的EDC结果亦透过EDC更正器2517被更新。
接着当足够解码的数据被储存至数据缓冲器2501后，开始执行以下的动作。征状值结果被读取至存储器2511，ECC解码器2513施行一方向的ECC动作，同时ECC解码器2513内的征状值更正电路(未绘示)更新相对应的征状值，同时EDC存储器2515内的EDC结果亦透过EDC更正器2517被更新。
然后PI征状值结果被读取至存储器2511，ECC解码器2513施行另一方向的ECC动作，同时ECC解码器2513内的征状值更正电路(未绘示)更新相对应的征状值，同时EDC存储器2515内的EDC结果亦透过EDC更正器2517被更新。
下一方向的ECC动作直接读取储存在存储器2511中的征状值，而不是根据数据缓冲器2501中的数据计算征状值。两方向的ECC动作会持续交替执行直到执行次数达到一预定数目或没有错误数据存在为止。
存储器2511的征状值结果并不限定于储存至数据缓冲器2501，如图20所示，因此错误更正系统2700和2800的动作和连接关系有所不同。图20绘示了根据本发明的第十九实施例的错误更正系统2800的方块图，其动作可如下所述。来自解调器2503的解调数据被传送至数据缓冲器2501、预先EDC确认装置2505以及预先征状值产生器2507。
预先PI ECC征状值产生器2701根据征状值产生器的征状值对数据缓冲器2501中的ECC区块施行一PI ECC动作以更新存储器2509内的征状值。征状值结果被储存在存储器2509以及EDC结果储存在数据缓冲器2501内。同时ECC解码器2513内的征状值更正电路(未绘示)更新存储器2509内相对应的征状值，同时EDC存储器内2515的EDC结果亦透过EDC更正器2517被更新。
接着当足够解码的数据被储存至数据缓冲器2501后，开始执行以下的动作。EDC结果被读取至EDC存储器2515。ECC解码器2513根据存储器2509内的征状值施行另一方向的ECC动作，同时ECC解码器2513内的征状值更正电路(未绘示)更新相对应的征状值，同时EDC存储器2515内的EDC结果亦透过EDC更正器2517被更新。
然后PI征状值结果被读取至存储器2509，ECC解码器2513施行一方向的ECC动作，同时ECC解码器2513内的征状值更正电路(未绘示)更新相对应的征状值，同时EDC存储器2515内的EDC结果亦透过EDC更正器2517被更新。
下一方向的ECC动作直接读取储存在存储器2509中的征状值，而不是根据数据缓冲器2501中的数据计算征状值。两方向的ECC动作会持续交替执行直到执行次数达到一预定数目或没有错误数据存在为止。
图21绘示了图2所示的错误更正系统1100的错误更正方法。此方法包含
步骤3001接收并解调原始数据以产生一ECC区块；步骤3003根据所述的ECC区块的数据施行一EDC动作以产生一EDC结果；步骤3005储存所述的ECC区块和所述的EDC结果；步骤3007根据储存的所述的ECC区块的一PI码字和一PO码字产生至少一征状值；步骤3009根据所述的征状值施行一ECC动作；步骤3011根据所述的ECC动作的结果以更正所述的EDC结果。
根据PI或PO征状值的ECC动作将不断交替重复直到重复的数量到一预定值或没有错误数据存在为止。
若此方法对应于图3所示的错误更正系统1200，其更包含对来自步骤3001的ECC区块施行一PI ECC动作，以更正错误数据并根据PI ECC动作的结果修正EDC结果。
若此方法对应于图4所示的错误更正系统，其更包含储存来自步骤3001的ECC区块，并施行一PI ECC动作在储存的ECC区块上。而且，步骤3003更在PI ECC动作之后施行EDC动作以产生EDC结果。
其它详细特征已揭露于图2至图4的描述当中，故在此不再赘述。
图22绘示了对应图5所示的错误更正系统1400的错误更正方法，其包含步骤3101接收并解调原始数据以产生一ECC区块；步骤3103根据所述的ECC区块的数据施行一EDC动作以产生一EDC结果；步骤3105储存ECC区块和所述的EDC结果；步骤3107对所述的ECC区块施行一PI ECC动作，以更正所述的ECC区块，并用以根据所述的PI ECC动作的一结果更正所述的EDC结果；步骤3109储存一部份的所述的储存ECC区块；
步骤3111根据步骤3109中储存的所述的ECC区块的一PO码字产生一PO征状值；步骤3113根据所述的ECC区块的一PI码字产生一PI征状值；步骤3115根据所述的PI征状值以及所述的PO征状值至少其一施行一ECC动作；以及步骤3117根据所述的ECC动作的一结果更正所述的EDC结果。
根据PI或PO征状值的ECC动作将不断交替重复直到重复的数量到一预定值或没有错误数据存在为止。
此外其它细节已揭示在图5的描述中，故于此省略。
图23绘示了对应图6所示的错误更正系统1500的错误更正方法，其包含步骤3201接收并解调原始数据以产生一ECC区块；步骤3203对来自步骤3201的ECC区块施行一PI ECC动作以产生更正后ECC区块；步骤3205储存ECC区块以及更正后ECC区块；步骤3207对步骤3205中储存的ECC区块施行一非线性EDC动作以产生EDC结果；步骤3209根据步骤3205中储存的ECC区块的PI码字和PO码字产生至少一征状值；步骤3211根据征状值施行一ECC动作；步骤3213根据ECC动作的结果更正EDC结果。
此方法的征状值包含PI征状值和PO征状值至少其一。根据PI或PO征状值的ECC动作将不断交替重复直到重复的数量到一预定值或没有错误数据存在为止。
若图21所示的方法对应于图7所示的错误更正系统1600，其更包含储存来自步骤3201中的部份ECC区块。其它变化可由前述说明中得知。
若图21所示的方法对应于图12所示的错误更正系统2100，步骤3209产生欲储存的PO征状值，步骤3203产生PI征状值，且PI和PO征状值被储存至不同的储存元件。此外若图21所示的方法对应于第12图所示的错误更正系统2100，此方法还包含为步骤3011储存步骤3203所产生的PI征状值。
其它详细特征已揭露于图6、图7、图11以及图12的描述当中，故在此不再赘述。
图24绘示了对应图8所示的错误更正系统1700的错误更正方法，其包含步骤3301接收并解调原始数据以产生一ECC区块；步骤3303储存ECC区块以及更正后ECC区块；步骤3305在来自步骤3301的ECC区块上施行一PI ECC动作以产生更正后ECC区块；步骤3307根据步骤3303中的ECC区块施行非线性EDC动作以产生EDC结果；步骤3309根据步骤3303中的ECC区块的PO码字产生一PO征状值；步骤3311对步骤3303中的ECC区块根据PI征状值或PO征状值施行ECC动作；步骤3313根据步骤3303中的ECC区块的PI码字产生一PI征状值；步骤3315根据所述的ECC动作的一结果更正所述的EDC结果。
其它详细特征已揭露于图8的描述当中，故在此不再赘述。
图25绘示了对应图9～图20所示的错误更正系统1800与1900的错误更正方法。
步骤3401接收并解调原始数据以产生一ECC区块；步骤3403根据步骤3401中的ECC区块的PI码字产生一PI征状值；步骤3405储存ECC区块；
步骤3407根据步骤3405中的ECC区块的PO码字产生一PO征状值；步骤3409根据步骤3405中的ECC区块施行非线性EDC动作以产生EDC结果；步骤3411根据PI征状值和PO征状值至少其一施行一ECC动作；步骤3413根据ECC动作的结果更正EDC结果。
此方法的征状值包含PI征状值和PO征状值至少其一。根据PI或PO征状值的ECC动作将不断交替重复直到重复的数量到一预定值或没有错误数据存在为止。
若图25所示的方法对应于第13和14图所示的错误更正系统。此方法更根据步骤3405中储存的ECC区块产生PO征状值，且步骤3403更用以产生PI征状值。
此外若图25所示的方法对应于第15和16图所示的错误更正系统，步骤3403更施行一PI ECC动作。
若图25所示的方法对应于图17所示的错误更正系统，更包含储存征状值并提供征状值给步骤3409。
若图25所示的方法对应于图19所示的错误更正系统，更包含储存征状值并提供征状值给步骤3409。
若图25所示的方法对应于图20所示的错误更正系统，更包含更正步骤3405中储存的ECC区块的数据以及EDC结果，并更正储存的征状值。
前述的系统具有不同的结构以及不同的好处。举例来说，征状值存储器和征状值更正电路的使用可以降低数据缓冲器的带宽消耗，EDC存储器和EDC更正器的使用亦可以降低数据缓冲器的带宽消耗。而且，本发明提供了使用征状值存储器、征状值更正电路、EDC存储器和EDC更正器、以及PI、PO ECC以提供不同型态的错误更正系统。因此本发明可以符合不同的需求。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种错误更正系统，其特征在于，所述的错误更正系统包含一解调器，用以接收并解调原始数据以产生一ECC区块；一预先PI征状值产生器，耦接至所述的解调器，根据来自所述的解调器的所述的ECC区块产生一PI征状值；一数据缓冲器，用以储存所述的ECC区块；一PO征状值产生器，用以根据所述的数据缓冲器中的所述的ECC区块产生一PO征状值；一EDC确认元件，用以根据所述的数据缓冲器内的所述的ECC区块产生一EDC结果；一ECC解码器，用以根据所述的PI征状值和所述的PO征状值其中至少之一施行一ECC动作；以及一EDC更正器，用以根据所述的ECC动作的一结果更正所述的EDC结果。
2.根据权利要求1所述的错误更正系统，其特征在于，所述的错误更正系统还包含一PI征状值存储器以储存所述的PI征状值。
3.根据权利要求1所述的错误更正系统，其特征在于，其中所述的EDC存储器整合至所述的数据缓冲器。
4.根据权利要求1所述的错误更正系统，其特征在于，其中所述的预先PI征状值产生器被整合至施行一PI ECC动作的一预先PI ECC解码器。
5.根据权利要求4所述的错误更正系统，其特征在于，所述的错误更正系统还包含一存储器，耦接至所述的ECC解码器和所述的数据缓冲器之间，以储存来自所述的数据缓冲器的所述的PI征状值并提供所述的PI征状值给所述的ECC解码器。
6.根据权利要求1所述的错误更正系统，其特征在于，其中所述的原始数据储存在一光盘片内。
7.根据权利要求1所述的错误更正系统，其特征在于，所述的错误更正系统还包含一预先PI ECC解码器，用以更正储存在所述的数据缓冲器内的所述的ECC区块和所述的EDC结果，并用以更正储存在所述的征状值存储器内的所述的征状值。
8.根据权利要求7所述的错误更正系统，其特征在于，所述的错误更正系统还包含一存储器，耦接至所述的ECC解码器和所述的数据缓冲器之间，以储存来自所述的数据缓冲器的所述的PI征状值并提供所述的PI征状值给所述的ECC解码器。
9.根据权利要求1所述的错误更正系统，其特征在于，其中所述的征状值存储器被整合至所述的数据缓冲器。
10.根据权利要求1所述的错误更正系统，其特征在于，其中所述的EDC确认元件耦接至所述的解调器以施行一EDC动作。
11.一种错误更正方法，包含(a)接收并解调原始数据以产生一ECC区块；(b)根据来自所述的步骤(a)的所述的ECC区块产生一PI征状值；(c)储存所述的ECC区块；(d)根据所述的步骤(c)中储存的所述的ECC区块的一PO码字产生一PO征状值；(e)根据所述的步骤(c)中储存的所述的ECC区块产生一EDC结果；(f)根据所述的PI征状值和所述的PO征状值其中至少之一施行一ECC动作；以及(g)根据所述的ECC动作的结果更正所述的EDC结果。
12.根据权利要求11所述的错误更正方法，还包含储存所述的步骤(b)所产生的所述的征状值。
13.根据权利要求11所述的错误更正方法，还包含储存所述的EDC结果。
14.根据权利要求11所述的错误更正方法，其中所述的原始数据储存在一光盘片内。
15.根据权利要求11所述的错误更正方法，其中所述的错误更正方法还包含根据储存在所述的步骤(c)内的所述的ECC区块产生所述的PO征状值，且所述的步骤(b)用以产生所述的PI征状值。
16.根据权利要求15所述的错误更正方法，还包含储存所述的PO征状值。
17.根据权利要求11所述的错误更正方法，其中所述的步骤(b)更施行一PI ECC动作。
18.根据权利要求17所述的错误更正方法，还包含储存所述的征状值并提供所述的征状值给所述的步骤(e)。
19.根据权利要求11所述的错误更正方法，还包含更正储存在所述的步骤(c)中储存的所述的ECC区块和所述的EDC结果，并用以更正所储存的所述的征状值。
20.根据权利要求11所述的错误更正方法，还包含储存所述的征状值并提供所述的征状值给所述的步骤(e)。
全文摘要
一种错误更正系统，包含一解调器，用以接收并解调原始数据以产生一ECC区块；一预先PI征状值产生器，耦接至所述的解调器，根据来自所述的解调器的所述的ECC区块产生一PI征状值；一数据缓冲器，用以储存所述的ECC区块；一PO征状值产生器，用以根据所述的数据缓冲器中的所述的ECC区块产生一PO征状值；一EDC确认元件，用以根据所述的数据缓冲器内的所述的ECC区块产生一EDC结果；一ECC解码器，用以根据所述的PI征状值和所述的PO征状值其中至少其一施行一ECC动作；以及一EDC更正器，用以根据所述的ECC动作的结果更正所述的EDC结果。
文档编号G11B20/18GK101075468SQ20071010260
公开日2007年11月21日 申请日期2007年4月23日 优先权日2006年4月21日
发明者简国龙 申请人:联发科技股份有限公司