串行数据分析改进的制作方法

专利名称：串行数据分析改进的制作方法
技术领域：
本发明涉及串行数据分析，尤其涉及用于增加测试仪器中串行 分析的 灵活性和性能的方法。
背景技术：
诸如数据记录和串行数据分组触发之类特定串行数据应用要求接收器具有
很低的误比特率(BER)，甚至在存在具有比现有(off-the-shelf)组件所容许的 更差的噪声特性的输入信号的情况下。串行数据测试仪器或者为了最大性能而
1 于定制设计的专用集成电路(ASIC)，或者为了灵活性而 于现有串行器 /解串器(SERDES)和/^J见场可编程门阵列(FPGA)。
ASIC會,被设计鹏噪声耐量和操作被方面获得优异性能。然而，ASIC 缺乏灵活性，因为不能预见每个可能的需求。当市场变化时，流行的串行数据 协议也发生变化。设计ASIC以足让这些变化需要内建更多的特征，这增加了组 件成本、设计时间、功率要求和编程，度。即4数卩样，可用的支持量限于构
田 超o
一种灵活的现有方案使用连接到FPGA的现有SERDES或具有内建 SERDES的FPGA。FPGA可以被预编程以实施飾虫发功能或记录测试仪器所需 的娜。然而性能只限于SERDES制造商的能力和设计目标，这经常采用功能 数据链路以满足误比特率规范。由于需要测试仪器在其中不知道 链路起作 用或已知其功能紊乱(dysfonctional)的环境中工作，所以现有组件不育统军决通 用测量仪器的需求。
先前设计包括将ASIC与现有SERDES结合，其中ASIC为SERDES或FPGA 提供参考时钟。这些系统仍限于(i)它们仅能够支持SERDES所容许的协议；(ii) 它们受限于SERDES所支持的最大信^I率；和(iii)如果不由ASIC对数据进行 重新定时(retime)以去除定时噪声，则它们受限于SERDES的噪声性能，所述 噪声性能可能并不满足测试仪器所期望的目标。所期望的是在不考虑数据比特率、包含于串行数据中的通信协议或编码方 案的情况下改逝则试仪器中串行娜分析的性能和灵活性的方法。

发明内容
因此，本发明提供独立于数据比特率、包含于串行数据中的通信协议或编 码方案而提供对测试仪器中串行数据分析盼性能和灵活性的改进。串行数据被
输入到发射机部分，在其中串行数据被解复用(demultiplex)成多个多比特道 (lane)，例如就N个道中每个道而言有n比特。N个道然后被编码成字符 (character),经编码的N个道中^h道有m比特，其中m〉n。 4顿比特填充(bit stuffing)来调整 速率和/或插入限定器(quaJifier)。经±真充、编码的N个道 然后被复用(multiplex)成N个串4瑰，其iA^I寸机部分输出，以用于以就接 收机部分而言最优的速率输入至赎收机部分。在接收机部分中，N个道被解串、 解码并输入字识别器以生^ft虫发事fH言号。
当结合所附权利要求和附图阅读以下详细描述时，本发明的目的、优点以 及其它新颖特征^^很明显。


图1是根据本发明的测试仪器的输入部分的框图2是根据本发明的测试仪器的输入部分的更加详细、特定的框图3是图示出根据本发明使用限定器的示图。
具体实施例方式
下述方法不考虑比特率、包含于串行数据中的通信协议或编码方案的情况 下将串行数据解复用成多个多比特道或多个串行数据路径。例如，2.5 Gb/s PCI-Express (快速)8bl0b串行数据可以被接收机解复用成多个较低速度串行 道以用于最终解释。相同的电路可以被应用于10 Gb/s以太网64b/66b串行 或12.5 Gb/s非标准PRBS 流。
现在参考图1，其中示出了用于舰测试仪器中串行M分析盼性能和灵 活性的系统的框图。如本领fe，万公知的那样，串行 信号由测试仪器的时钟/ 数据恢复(CDR)电路接收以提供重新定时的串行数据信号和信号时钟。重新定时的串行数据和时钟信号，或可替换地分频(divide)成信号时钟的外部系统 时钟被输入到测试仪器的划寸机部分10，在其中其被解飾成N个串行数据流。 N个串行数据流以就接收机部分而言最优的速率范围内的速率输入到常规接收 机部分20。接收机部分20然后输出触发事件信号以便由测试仪器获得串行 信号。
如所示，重新定时的串行M信号被输入到由信号时钟计时(clock)的解 复用器(demultiplexer) 12，以提供nxN个串行M路径，其中在每个路径中数 据速率是信号时钟率的1/(nxN)倍。nxN个串行数据路径被输入到诸如8b/10b编 码器之类的编码器14， ME输出处提供mxN个编码串行i^路径，其中m〉n。 比特缓冲器16接收mxN个编码串行 路径并向编码串行 路径插入附加 信息或复制比特以调整至嗍望时钟速率和/或插入触发限定器。所得到的经填充 的mxN个编码串行 路径被输入至'懒出复用器(multiplexer) 18，其用作串 行器以产生就接收机部分20而言最优的数据速率范围内的时钟速率的N个串行 娜流。
接收机部分20是包括SERDES 22的常规接收机，其将N个串行数据路径 转化成经编码的mxKxN个串行数据路径，其继而被输入到解码器24以产生 nxKxN个串行数据路径。解码器24的输出被输入至俘识别器26，所述字识别 器根据nxKxN个串行数据路径来产生触发事件。换句话说，接收机部分20以 并行方式恢复原始串行数据。
皿机10可以被实施为ASIC，以便在噪声耐量和操作速度方面提fm异 性能，而接收机部分20可以用现有SERDES禾口/或FPGA组件来实施以提供所 期望的灵活性。
图2提供了具有典型时钟速率的本发明的更加详细的实施方式。串行 信号被输入到时钟和数据恢复电路30，其继而输出重新定时的数据，RDat和恢 复的时钟，RCIk。可替换地，RClk可以是外部压控振荡器(VCO)时钟或系统 时钟的分频版本。在所述实施方式中，RDat被RClk划分到一系列四个16次分 频(divide by 16)解复用器32。在本示例中，ROk的时钟速率为12.5 GHz。 16 次分频解飾器32均提供16比特并行输出至湘应的D翻虫发器(flip-flop) 34 的集合。D翻虫发器34通过RClk分频jfe本被同时计时，在本示例中从64次分 频电路36输出以产生195.3125 MHz时钟。结果是RDat被转移到先进先出(FIFO)缓冲器存储器38作为64比特数据或64(nxN)个串行数据路径。 一对除 法器40、 42提供一对等于RClk/6和RClk/60的时钟，RClk/60是M编码器时 钟，DEClk。使用RClk/60从FIFO 38输出64比特并行数据，在本示例中是208.3 MHz，即比FIFO输入时钟速率195.3125 MHz更高的时钟速率。FIFO 38的输 出被输入到由信道结合(bonding)控制逻辑电路46所控律啲糊器44。由于 FIFO 38的较高输出时钟速率，信道结合控制电路46通过复用器44周斯性船甬 入64比特字到FIFO输出流中，否贝i將出现空字。64比特字可以是提供至U信道 结合控制逻辑电路46的触发限定^或填充数据流的伪随机字。所得到的64 比特 流然后被输入到 编码器50，例如所示的8b/10b编码器。8b/10b编 码所需的开销是xl，25加上信道结合的一定飛肖。此处输出顺入比率为4/3。因 此，编码器50为齡道上的15个字符输出10比特结合图案(pattem)。结合图
案的开销为
(n+l)/n=64/60 n=l/(64/60-l)=l/(4/60)=15
因llW于^h道，从编码器50输出15个10比特字符，继之以一个10比
特结合图案。
在本例中，编码器50的输出是80比特并行数据流，g八道10比特字符， 其被以DEClk速率输入相应的锁存器并以RClk/6 (6次分频)速率时钟串行输 出。时钟状态机48提供RClk/6到锁存器52以使得N个串行数据流彼此被正确 地计时。这产生用于输入到接收机部分20的八道串行翻。因此，串行输入信 号被解复用成基本上八道8比特数据，其然后被编码成八道10比特字符。旨 道被串行化以产生接收机部分20的八道串行 ，即，N=8。来自发射机10 的八道串行数据的 速率被配置为私就接收机部分20的SERDES 22而言的
最^; ^1率范围内。
对于劍氐娜速率的串行 ，艮P，具有比就接收器SERDES22而言最优 的速率更低速率的串行数据，外部或系统时钟可以被用作RClk以将串行数据过 采样为期望道数。在以与接收机SERDES 22相兼容的 速率将数据传送到接 收机部分20之前对 进4，军复用、编码和串行化。
结果，在输入端具有发射m/接收机组合的测试仪器不依赖于任何数据速 率、编码标准或通信协议。解复用器12所接收的任何M在不进行改变^t军释盼瞎况下以接收机部分所支持的任何娜速率舰多个道传至嗾收机部分20。
操作模式所需的任何特定功能可以在包括接收机SERDES 22和处理器或FPGA 的灵活体系结构中实现。对FPGA或其它现有接收机组件的要求是很松的，这 是因为接收机部分20可以以比原始 速率(对高速串行数据而言)低得多的 速率在多个通道上接收数据，其可以从数据源接收具有远远超出接收器性能规 范的原始抖动内容的数据，并且其可以以比原始数据速率快得多的速率在多个 通道上异步地(未示出)接收数据以支持比接收机本来支持的速率更低的数据 速率。
此外，上述技术允许对多个通道进行异步采样，其中信道的信息内容正好
低于 编码器14的尼奎斯特频率。这允许支持低速串行协议，例如nc (内
部集成电路)和SPI (串行外围接口)。接收m3g辑可以被重新配置以扫描采样
数据，以寻找推断数据流内容的边沿。
比特填充电路16具有多种用途。对于信皿合而言需要比特填充一不同道 之间的时间对准可以利用特殊信道结合字符而得知，例如在Virtex4系列FPGA 的Xilinx織表中所描述的那样。比特±真充可以被用来将输出数据速率保持在 设计界限内。例如，如miSA娜的速率低于SERDES22育詢多支持的速率，则 额外比特可以被注入数据流以使得SERDES的 速率在设计界限内。比特填 充提供使用特殊字符实时地向接收机部分20传送信息的能力。
对于触发系统，可以使用限定信号(quaJification signal) ^ii通(gate)进 入的串行数据，以使得当否认(deassert)限定器时，比特填充器插入特殊限定 器字符。当限定器随后声明(assert)另一特殊限定^符插入时，接收机部分 20然后处理解复用的数据。接收机部分20然后可以以某种方式接收Mf机ASIC 所限定的串行数据流。如图3所示，用户可能想触发"A"串行数据字，但仅当限 定信号是'富'。触发系统可以f顿比特填充电路16彩菌入被接收机部分20解 释为非限定(NQ)字符的第一专门识别的控制字符。比特填充电路16插入第 二专门识别的控制字符以声明限定信号，然后分析从Mt机部分10到接收机部 分20的多个道以根据字识另腿辑26产生触发事件。
只要接收机部分20支持协议，刻寸机10中的8b/10b 编码器14可以 被诸如64b/66b或SONET扰频器(scramber)之类的任意数量的其它编码制戈 替。如上所指示的，接收机部分20可以是FPGA或SERDES/FPGA组件对内的SERDES 22。
因此，本发明通过将串行数据信号解复用到多道多比特数据，对多道多比
特数据进行编码以形成编码数据流，对经编码的M流进行比特填充以根据需 要获得期望 速率和/或包括限定器，然后以接收机所支持的速率对多个多比 特道中每一个进行串行化以用于分析串行数据，从而提供了对串行数据分析的 性能和灵活性的改进。
权利要求
1. 一种处理串行数据的设备，包括发射机部分，以串行数据作为输入并且以期望数据速率的N个串行数据路径作为输出；接收机部分，以N个串行数据路径作为输入并且以串行数据的触发事件作为输出。
2. 根据禾又利要求1所述的设备，其中所述，机部分包括角早复用器，以串行i^作为输入并且4OT高速时钟信号产生nxN个f^路 径作为输出；编码器，以nxN个数据路径作为输入以产生mxN个编码 路径，其中 m〉n;用于将附加 填充在mxN个编码数据路径中以产生mxN个填充数据路 径的装置；以及飾器，以mxN个填充翻路径作为输入并且以期望繊速率的N个串行 路径作为输出。
3. 根据权利要求2所述的设备，其中高速时钟信号从串行繊得到。
4. 根据权利要求2所述的设备，其中高速时钟信号/"卜部时钟得到。
5. 根据权利要求2所述的设备，其中附加繊包撤虫发限定器。
6. 根据权利要求2所述的设备，其中填充装置包括缓冲器，以从高速时钟信号得到的第一时钟速率的nxN个数据路径作为输 入，瓶供从高速时钟信号得到的第二时钟速率的nxN个娜路径作为输出， 第二时钟速率比第一时钟^I率更快；插入糊器，具有第一输AI嗨二输入，所述第一输入被耦合到缓冲器的 输出以用来接收nxN个 路径，所述第二输入被耦合以接收结合字符作为附 加 ;禾口逻辑控制电路，以第二时钟率作为输入，提供结合字符作为输出，所， 辑控制电路进一步提供控制信号到所M入飾器以将结合字符插入到nxN个 路径中，以使得编码器产生mxN个填充数据路径。
7. —种处理串行数据的方法，包括以下步骤将串行数据转换为期望 速率的多个串行 路径；以及 处理多个串行数据路径以输出串行数据的触发事件。
8. 根据权利要求7所述的方法，其中转换步骤包括以下步骤4顿高速时钟信号将串行繊解复用到nxN个娜路径中； 将nxN个数据路径编码成mxN个编码 路径，其中m>n; 将附加数据填充到mxN个编码数据路径中以产生mxN个填充数据路径；以及对mxN个填充数据路径进行复用以输出期望f^速率的多个串行数据路径。
9. 根据权利要求8所述的方法，其中高速时钟信号从串行翻得到。
10. 根据权利要求8所述的方法，其中高速时钟信号/妨卜部时钟得到。
11. 根据权利要求8所述的方法，其中附加翻包撤虫发限定器。
12. 根据权利要求8所述的方法，其中填充步骤包括以下步骤 缓冲从高速时钟信号得到的第一时钟速率的nxN个 路径，以提供从高速时钟信号得至啲第二时钟速率的nxN个翻路径，第二时钟速率比第一时钟 速率更快；以及将结合字符作为附加数据插入到M;缓冲步骤产生的nxN个数据路径中， 以使得mxN个填充 路径处于期望 速率。
全文摘要
一种用于改进测试仪器中串行数据分析的性能和灵活性的方法，所述方法独立于数据比特率、包含于串行数据中的通信协议或编码方案。串行数据被输入到发射机部分，其中串行数据被解复用为多个多比特道，例如就N个道中每一个而言有n比特。N个道然后被编码成字符，经编码的N个道的每个道具有m比特，其中m＞n。使用比特填充来调整数据速率和/或插入限定器。经填充、编码的N个道然后被复用成N个串行道，其从发射机部分输出，并以就接收机部分而言最优的数据速率输入到接收机部分。在接收机部分，N个道被解串、解码并输入到字识别器以产生触发事件信号。
文档编号H04L12/26GK101420429SQ200810179980
公开日2009年4月29日 申请日期2008年10月24日 优先权日2007年10月26日
发明者D·G·克尼林, D·L·凯利, K·R·克林曼, P·A·史密斯, Q·T·特兰, S·A·哈扎 申请人:特克特朗尼克公司