直接变频接收机结构的制作方法

专利名称：直接变频接收机结构的制作方法
直接变频接收机结构本发明是中国专利申请号200610126148. 5、题为“直接变频接收机结构”的 专利申请的分案申请；该专利申请为国际申请日为2002年2月15日、中国专利申请号 02807924. 8、题为“直接变频接收机结构”的专利申请的分案申请。背景领域本发明一般涉及电子电路，更特定地涉及用于无线(例如CDMA)通信系统的直接 下变频接收机结构。背景在CDMA系统中，要发送的数据最初经处理以产生更适于在无线通信信道上传输 的射频(RF)已调信号。RF已调信号然后在通信信道上被发送到一个或多个预定的接收机， 这些接收机可能是CDMA系统中的终端。被发射的信号受到不同的传输现象的影响，诸如衰 落和多径。这些现象导致了在终端处接收的RF已调信号位于较大的信号功率电平范围内， 该范围可能是IOOdB或更多。在给定的终端处，发射的信号被接收、调整且由接收机前端单元下变频到基带。一 般，从RF到基带的频率下变换是由包括多个(例如两个)频率下变换级的外差接收机实现 的。在第一级，接收到的信号从RF被下变换到中频(IF)，其中一般要实现滤波和放大。在 第二级，IF信号从IF下变换到基带，其中要实现附加的处理以恢复被发射的数据。外差接收机结构提供几种好处。第一，可以选择IF频率使得由用于对接收到的信 号实现调整和下变换的RF和模拟电路内非线性引起的不期望的交调(IM)产物可以更容易 地被滤去。第二，可以在RF和IF处提供多级滤波器和可变增益放大器(VGA)以提供对接 收到信号必要的滤波和放大。例如，RF放大器可能设计成提供40dB的增益范围，IF放大器 可能被设计成提供60dB的增益范围，这两个一起可以覆盖对接收到信号的IOOdB的动态范 围。对一些应用，诸如蜂窝电话，最好能简化接收机设计以减少大小和费用。而且，对 诸如蜂窝电话的移动应用，最好能减少功耗以延长次充电之间的电池的寿命。对这些应用， 直接下变频接收机(又称为零差接收机或零IF接收机)可能提供这些期望的好处，这是因 为它只使用一级以将接收到的信号从RF下变频到基带。在设计直接下变频接收机中遇到几个挑战。例如，由于在直接下变频接收机内没 有IF信号，一般由外差接收机内的IF放大器提供(例如60dB)的增益范围就需要在直接 下变频接收机内的RF或基带处提供。为避免对RF电路有附加要求且为减少费用和电路复 杂性，该IF增益范围可能在基带处提供。然而，如果在模数转换后以数字方式提供基带增 益范围，由于在ADC后以数字方式提供增益，则提供给模数转换器(ADC)的基带信号有较小 的幅度。由于基带信号的幅度较小，且DC偏置可能占信号幅度较大的百分比，基带信号内 的DC偏置是直接下变频接收机一个更关键的考虑因素。因此在领域内需要一个能提供需要的信号增益和DC偏置纠正的直接下变频接收 机结构。
摘要本发明的各方面提供了直接下变频接收机结构，有DC环路以在模数转换前后从 信号分量中去除DC偏置、数字可变增益放大器(DVGA)以提供增益范围、自动增益控制 (AGC)环路以提供DVGA和RF/模拟电路的增益控制以及串行总线接口(SBI)单元使用小型 串行接口提供对RF/模拟电路的控制。在一方面，提供DVGA用于直接下变频接收机。该DVGA能提供需要的用以考虑整个 接收到的信号的动态范围的所有或一部分的增益范围(即不考虑RF/模拟电路的那部分)。 DVGA的设计和DVGA在直接下变频接收机结构中的位置可能如在此描述的方式实现。在另一方面，VGA环路的操作模式部分根据DC环路的操作模式而被选择。由于这 两个环路对同一信号分量操作(直接或间接地)，它们间有交互作用。在此提供环路技术 以通知可能影响其他环路性能的事件，使得其它环路能合适地处理事件以最小化性能的恶 化。例如，如果DC环路在捕获模式操作以快速移去大DC偏置，则产生的大DC尖峰信号可 能会对AGC环路产生恶化影响，所以可以触发该事件，然后AGC环路可能以低增益模式或连 同冻结模式操作以最小化DC尖峰信号对AGC环路操作的影响。在另一方面，DC环路处于捕获模式操作的持续时间与处于捕获模式的DC环路的 带宽成反比。DC环路带宽在捕获模式时被设计成更宽以使得DC环路能更快地响应并移去 信号分量内的DC偏置。然而，更宽的环路带宽还导致更多的由DC环路生成的环路噪声。为 限制总噪声量(这包括要纠正的DC尖峰信号和环路噪声)但同时允许DC环路在高带宽上 操作，DC环路处于捕获模式操作的持续时间与环路带宽成反比。由于更宽的环路带宽能更 快地纠正DC偏置，所以在捕获模式花更少的时间可改善性能。在另一实施例中，提供通过串行总线对一些或所有RF/模拟电路的控制。使用标 准串行总线以控制RF/模拟功能提供了许多好处，诸如减少的引线、简化的板面布局、减少 费用等等。串行总线可能还设计成有不同特征以更有效地提供控制。例如，可能支持多个硬 件请求信道(例如，每个电路一个信道以单独受控)，每个信道可能与相关的优先权相关， 且可能使用多个可能的数据传输模式在每个信道上发射消息。本发明的不同方面和实施例在以下将详细描述。本发明还提供方法、数字信号处 理器、接收机单元以及其他实现本发明不同方面、实施例以及特征的装置和元件，如以下将 详述的。附图的简要描述通过下面提出的结合附图的详细描述，本发明的特征、性质和优点将变得更加明 显，附图中相同的符号具有相同的标识，其中

图1是能实现本发明的不同方面和实施例的接收机单元的实施例的模块图；图2A是直接下变频转换器的实施例模块图；图2B是DC偏置对消器的实施例模块图；图3是数字可变增益放大器(DVGA)的实施例模块图；图4A是AGC环路单元的模块图；图4B是AGC控制单元的模块图；以及图4C是RF/模拟电路的增益转移函数的实例图。详细描述
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图1是能实现本发明的不同方面和实施例的接收机单元100的实施例图表。接收 机单元100可能在无线(例如CDMA)通信系统的终端内或基站内实现。为简洁起见，用在 终端内的接收机实现描述了本发明的不同方面和实施例。为简洁起见，在此提供了特定设 计值，但本发明范围内还能使用其他设计值。在图1中，从一个或多个发射机(例如基站、GPS卫星、广播站等)来的一个或多 个RF已调信号由天线112接收并提供给放大器(Amp) 114。放大器114以特定增益对接收 到的信号实现放大以提供经放大的RF信号。放大器114可能包括一个或多个低噪声放大 器(LNA)级，以提供特定范围内的增益和/或衰减(例如40dB从最大增益到衰减)。放大 器114的特定增益可能通过串行总线152由串行总线接口(SBI)单元150提供的增益控制 消息确定。经放大的RF信号然后由接收滤波器116滤波以移去噪声和寄生信号，然后将过 滤后的RF信号提供给直接下变频器120。直接下变频器120实现对过滤后的RF信号从RF到基带的直接正交下变频。这可 以通过将过滤后的RF信号与本地振荡器(LO)复信号相乘(或相混)以提供复基带信号。 特别是，过滤后的RF信号可能与同相LO信号混频以提供同相(I)基带分量且与正交LO信 号混频以提供正交(Q)基带分量。用来实现直接下变频的混频器可能分多级实现，这些级 受控以提供不同增益，如下所述。在这种情况下，混频器提供的特定的增益还可能由SBI单 元150通过串行总线152提供的另一增益控制消息确定，如图1所示。然后提供I和Q基 带分量给一个或多个模数转换器(ADCs) 122。ADCs 122将I和Q基带分量数字化以提供相应的I和Q采样。ADCs 122可能 以不同ADC设计实现，诸如能滤波然后能在基带分量的码片速率几倍处(对IS-95是 1. 2288Mcps)对I和Q基带分量过采样的sigma-delta调制器。过采样使得ADCs能提供更 大的动态范围，且提供给I和Q采样某个给定精度的更少的比特数。在特定实施例中，ADCs 122以码片速率的16倍(即chipxl6)提供2比特I和Q采样。其它类型的ADCs还可能在 本发明范围内被采用。I和Q采样从ADCs 122提供给数字滤波器124。数字滤波器124滤去I和Q采样以提供相应的滤去的I和Q采样。数字滤波器 124可能实现任何数量的功能诸如镜像抑制滤波、基带脉冲匹配滤波、抽取、采样速率转换 等等。在特定实施例中，数字滤波器124将在chipxS处的18比特过滤后的I和Q采样提 供给DC偏置对消器130。DC偏置对消器130在过滤后的I和Q采样内移去DC偏置以提供相应的DC偏置纠 正I和Q采样。在特定实施例中，DC偏置对消器130实现两个DC偏置纠正环路，试图在接 收信号路径上不同两处移去DC偏置一一处在由直接下变频120实现频率下变换后在基带 处以及另一处在由滤波器124数字滤波后。DC偏置纠正将在以下详述。数字可变增益放大器(DVGA) 140然后数字化地放大DC偏置纠正I和Q采样以提 供I和Q数据给数字解调器144作相继处理。在特定实施例中，DVGA 140提供chipxS的4 比特I和Q数据。数字解调器144对I和Q数据解调以提供已调数据，这可能被提供给相继解码器 (未在图1中示出)。解调器144可能实现为rake接收机，它可以在接收到的信号内进发 地处理多个信号实例。对CDMA而言，rake接收机的每个系数可以设计成为(1)用复正弦 信号对I和Q数据实现旋转以移去I和Q数据内的频率偏置，(2)用发射机处使用的复伪随机噪声(PN)序列对经旋转的I和Q数据实现解扩展，(3)发射机处使用的信道编码(例 如Walsh码)对经解扩展的I和Q数据进行解复盖，以及(4)用从接收信号恢复的导频对 经解复盖的I和Q数据数据解调。数字滤波器124，DC偏置对消器130、DVGA 140以及数字 解调器144可能在一个或多个集成电路(ICs)内实现，例如在单一的数字信号处理器内。自动增益控制(AGC)环路单元142从DVGA 140接收I和Q数据并从DC偏置对消 器130接收DC_l00p_m0de信号，并在接收机单元100内提供对不同可变增益元件的增益。 在一实施例中，放大器114以及直接下变频器120的增益被提供给SBI单元150，它然后通 过串行总线152将合适的增益控制消息提供给这些元件。在考虑了从RF信号输入到DVGA 的输入的时延后，DVGA 140的增益直接被提供给DVGA。AGC环路单元142提供放大器114、 直接下变频器120以及DVGA的的合适增益使得能获得I和Q数据的期望幅度。AGC环路在 以下详细描述。控制器160引导接收机单元100的不同操作。例如，控制器160可能引导DC偏置 代消、AGC环路、DVGA、SBI等的操作。内存162提供控制器160数据和程序代码的存储。在一般的接收机设计中，接收信号的条件化可能由放大器、滤波器、混频器等的一 级或多级实现。例如，接收到的信号可能由一个或多个LNA级放大。而且，可能在LAN级之 前和/或之后提供滤波，且一般在频率下变换后实行。为简洁之故，这些不同信号调整级 在图1中集中在一起组成模块。在本发明范围内还可以使用其它RF接收机设计。放大器 114，直接下变频120以及ADCs 122组成直接下变频接收机的RF前端单元。图1提供的不同信号处理模块的I和Q采样的分辨率用于说明。对I和Q采样可 采用不同数目的比特分辨率和不同采样速率，且这是在本发明的范围内。DC偏置纠正图2A是直接下变频120a的模块图，它是图1中的直接下变频器120的特定实施 例。在直接下变频器120a中，从接收滤波器116来的过滤后的RF信号被提供给混频器212， 它还接收从本地振荡器218来的(复数)L0信号。LO信号的频率可能由频率控制信号控 制(这可能通过串行总线152或一些其它的信号线提供)且被设定到被恢复的RF已调信 号的中心频率。混频器212然后用复LO信号对过滤后的RF信号实现正交下变频以提供同 相和正交分量，然后将此提供给加法器214。转换器220接收数字DC偏置控制，它可能由DC偏置对消器130通过串行总线152 提供且在图2中标识为SBI DC。转换器220然后实现数字控制的数字到模拟转换以生成同 相和正交分量相应的DClI和DClQ的偏置控制值。在一实施例中，这些值用于控制混频器 212的偏压电流使得信号分量内的DC偏置可能间接地被调整。模拟电路222接收模拟DC偏置控制，这可能由DC偏置对消器130通过专用信号 线提供并在图2A内表示为粗DC偏置。模拟电路222然后实现滤波和可能的电平移位和比 例缩放以生成相应的同相和正交分量的DC2I和DC2Q的DC偏置值。加法器214来的输出 分量然后经低通滤波器/放大器216滤波并放大以提供I和Q基带分量。图2B是DC偏置对消器130a的模块图，这是图1中DC偏置对消器130的特定实 施例。DC偏置对消器130a包括加法器232a和232b、DC环路控制单元234a和234b、SBI DC偏置控制器240以及DC环路控制器242。在一实施例中，DC偏置纠正对I和Q采样分 开实施。因此加法器232a和232b和DC环路控制单元234a和234b每个包括两个元件，一个处理I采样另一个处理Q采样。从数字滤波器124来的过滤后的I和Q采样被提供给加法器232a，它将DC3I和 DC3Q的固定DC偏置值相应地从I和Q采样中移去。加法器232a可能用于移去静态的DC 偏置(例如由电路不匹配等引起的)。从加法器232a来的I和Q输出然后被提供给加法器 232b，它进一步将DC4I和DC4Q(由DC环路控制单元234b提供)的DC偏置从相应的这些 I和Q输出中移去以提供DC偏置纠正的I和Q采样。DC环路控制单元234a从加法器232a接收I和Q输出，确定在这些输出中的DC偏 置，并在直接下变频器120a中将粗DC控制提供给模拟电路222。DC环路控制单元234b类 似地从加法器232b接收I和Q输出，确定在这些输出中的DC偏置并将DC4I和DC4Q的DC 偏置值提供给加法器234b。每个DC环路控制单元234用耦合到累加器238的增益元件236 实现。增益元件236用为该环路选择的特定增益(单元234a的DC增益I和单元234b的 DC增益2)乘以输入I或Q采样。累加器238然后累加经比例缩放的I和Q采样以提供该 环路的DC偏置控制。直接下变频器120a内的加法器214以及DC环路控制单元234a实现粗增益DC环 路，它在混频器212的直接下变换后移去基带分量内的DC偏置。加法器232b和DC环路控 制单元234b实现细增益DC环路，它移去在粗增益DC环路之后仍残留的DC偏置。如叫法 所揭示的，细增益DC环路比粗增益DC环路有更高的分辨率。SBI DC偏置控制器240周期性地根据不同因子，诸如温度、放大器114和混频器 212的增益、时间、漂移等确定SBI DC偏置控制。SBI DC偏置控制然后通过串行总线152 被提供给转换器220，这生成对应的混频器212的DClI和DClQ的DC偏置控制值。直接下变频接收机的DC偏置纠正的实现，诸如图1所示的，在美国专利申请号 [Attorney Docket No. 010118]内有详细描述，题为“使用直接下变频的移动站调制解调器 的直流偏置对消”，提交时间XXX，通过引用被结合于此。四组 DC 偏置值(DC1I 和 DC1Q、DC2I 和 DC2Q、DC3I 和 DC3Q、DC4I 和 DC4Q)代表四 种不同的机制，可能单独或组合地用于对直接下变频接收机提供需要的DC偏置纠正。粗增 益DC环路(它提供DC2I和DC2Q的值)以及细增益DC环路(它提供DC4I和DC4Q的值) 可能用于动态地移去I和Q信号分量内的DC偏置。加法器232a (减去DC3I和DC3Q值) 可能用于移去静态DC偏置。且SBI DC偏置控制器240 (它提供DClI和DClQ值)可能用 于从信号分量中去除动态和/或静态DC偏置。在实施例中，粗增益和细增益DC环路每个支持两个操作模式一捕获模式和跟踪 模式。捕获模式用于更快地去除较大的DC偏置，这可能是在信号分量中引入的，原因有(1) 在RF/模拟电路增益中的阶跃变化诸如放大器114和/或混频器212，或(2)实现周期性DC 更新的总的DC环路，这可能导致提供给混频器212和/或加法器232a的DCl和/或DC3 有新值，或(3)相应的其他原因。跟踪模式用于实现正常模式下的DC偏置纠正，且其响应 比捕获模式的响应来得慢。本发明范围内还支持不同或附加操作模式。捕获和跟踪模式可 能对DC增益1对应两种不同DC环路增益值，对DC增益2对应两种不同DC环路增益值。为简化之故，粗增益和细增益DC环路一起被简单地称为“DC环路”。DC_l00p_m0de 控制信号指明DC环路当前的模式。例如，DC_l00p_m0de控制信号可能被设定为逻辑高以 指明DC环路处于捕获模式，逻辑低指明它处于跟踪模式操作。
数字VGA本发明的一方面提供用于直接下变频接收机内的DVGA。DVGA能提供用于考虑接 收到的信号的总动态范围的所有或一部分(即RF/模拟电路不考虑的那部分)需要的增益 范围。DVGA的增益范围可能因此用于提供先前在外差接收机内的中频(IF)处提供的增益。 DVGA的设计和DVGA在直接下变频接收机结构中的位置可能最好实现为如下描述。图3是能提供I和Q采样的数字基带增益的DVGA 140a的模块图。DVGA 140a是 图1的DVGA 140的特定实施例。在DVGA 140a内，从先前DC偏置对消器130来的DC偏置纠正后的I和Q采样被 提供给多路复用器(MUX)312以及截断单元320。为最小化硬件，只有一个数字乘法器316 用于以时分复用(TDM)方式实现I和Q采样的增益乘法。因此，或者多路复用器312通过 AND门314交替地将I采样然后将Q采样(如有IQ_sel控制信号确定的)提供给乘法器 316。IQ-sel控制信号只是简单的以I和Q采样速率(例如chipxS)且有合适的相位的方 波(例如对I采样为逻辑低)。AND门314用DVGA_enb控制信号对I或Q采样实现AND操 作，该控制信号在DVGA启用时设为逻辑高，在DVGA被旁路时设为逻辑低。例如，当不需要 DVGA的增益范围或如果模拟电路提供增益范围时(例如可变增益放大器)，则DVGA可以被 旁路。如果DVGA被启用且否则提供零，则AND门314因此将采样送到乘法器316。该零通 过去除CMOS电路内消耗功耗的转移而减少了相继电路内的功耗。乘法器316将来自AND门314的I或Q采样与从寄存器344来的增益相乘并将 经比例缩放(或放大的)采样提供给截断单元318。在特定实施例中，乘法器316在两倍 的采样速率处操作，即对chipx8的I/Q的采样速率为chipxl6。在特定实施例中，对CDMA 和GPS而言，输入I和Q采样有18比特分辨率，其中10比特分辨率在二进制点的右边(即 18Q10)，增益有19比特分辨率，其中12比特在二进制点右边(即19Q12)，且经比例缩放的 采样有37比特的分辨率其中22比特分辨率位于二进制点右边(即37Q22)。在特定实施 例中，对数字FM或DFM，输入I和Q采样有18Q6的分辨率，增益有19Q12的分辨率，经比例 缩放的采样有37Q18的分辨率。截断单元318截断每个经缩放采样的(例如18)最不重要 比特(LSBs)并提供经截断的采样(对CDMA/GPS有18Q4的分辨率，对DFM有18Q0的分辨 率)给多路复用器322的一个输入。对接收机的一定操作模式，不需要DVGA 140a的数字比例缩放，且I和Q采样可能 被传送到DVGA的输出而不经过任何比例缩放(在经合适的处理以获得期望的输出数据格 式后)。截断单元320截断每个输入采样的(例如6) LSBs并将截断后的采样提供给多路复 用器322的其它输入。截断单元320保证不管DVGA启用还是旁路时输出I和Q数据有相 同的分辨率。多路复用器322然后根据由DVGA_enb控制信号确定的DVGA是启用或是被旁路 提供相应的截断单元318或320来的经截断采样。经选择的采样然后被提供给饱和单元 324，它填充采样使其符合期望的输出数据格式，例如对CDMA/GPS时8Q4的分辨率，对DFM 时8Q0。饱和操作后采样然后提供给时延元件326以及到寄存器328的一个输入。时延元 件326提供时延的一半采样周期以排列I和Q数据(由于实现乘法器316的时分复用内的 一半采样周期引起的失真)并提供时延后的I采样给寄存器328的其它输入。寄存器328 然后提供I和Q数据，定时是对准IQ_sel控制信号的。对CDMA/GPS，I和Q数据的四个最高位的比特(MSBs)(即对4Q0的分辨率)送回下一处理模块。对DFM，I和Q数据(即对 8Q0的分辨率)被直接送回FM处理模块。接收机单元100可能用于不同应用诸如从CDMA系统、GPS系统、数字FM(DFM)系 统等接收数据。每个这种应用可能与相应的带有特定特征的和需要一些特定增益的接收到 信号相关。如图3所示，提供给多路复用器332用于CDMA、GPS和DFM的三个不同增益。增 益中的一个然后根据M0DE_sel控制信号被选择，被选择的增益然后被提供给增益比例缩 放和偏置单元334，它也接收增益偏置。增益比例缩放和偏置单元334对选择的(CDMA、GPS或DFM)增益用合适的缩放因 子进行缩放以获得期望的增益分辨率。例如，根据CDMA使用的特定模式CDMA增益可能用 一固定数目的比特(例如10比特)提供，它复盖了几种可能增益范围内的一种(例如对 10比特CDMA增益是102. 4dB和85. 3dB增益范围)。缩放因子的选择要使得经比例缩放的 CDMA增益具有相同的增益分辨率(例如0. 13dB)而与CDMA使用的特定模式无关。增益比 例缩放和偏置单元334还从经缩放的增益中减去增益偏置。该增益偏置根据为ADCs 122 选择的设定点而被确定，该点反之确定了提供给ADCs的I和Q基带分量的平均功率。增益 偏置可能是与经缩放增益有相同分辨率的可编程值，且可能由控制器160提供。多路复用器336接收从单元334来的偏置后增益和超驰增益并将这些增益中一个 (根据Gair^override控制信号)提供给饱和单元338。如果期望旁路VGA环路，则超驰增 益可能代替VGA环路的增益而被使用。饱和单元338然后使接收到的增益饱和(例如到9 比特)以限制经饱和增益的范围(例如对9比特到总增益范围的68. 13dB，每比特0. 133dB 的分辨率)。AND门340然后用DVGA_enb控制信号对经饱和的增益实现AND操作，且如果 DVGA被启用或否则为零(同样，为减小下一电路的功耗)时，则将经饱和增益送到dB到线 性查询表(LUT) 342。在一实施例中，AGC环路提供对数(dB)格式的增益值(例如CDMA增益)。DB增 益值可能用于模仿RF/模拟可变增益电路的特征，对增益比控制值，它一般有对数(或类似 对数)转移函数。第二，接收增益用作在CDMA电话呼叫内需要的发射功率的估计，且用于 在被请求时将接收功率报告给基站。在给出接收到信号的大动态范围情况下，这些估计一 般以dB实现。然而，由于使用了线性数字乘法器316以提供基带增益乘法，则dB增益值被 转换成线性增益值。查询表342根据公式实现dB到线性转换，该公式为Y(Iinear) = 10x/2°公式(1)其中Y是从查询表来的线性增益值，X是衰减值，可定义为X = -(Z(dB)+offset)公式(2)其中Z是提供给查询表的dB增益值且等式(2)内的偏置可能用于补偿单元334 内执行的截断(例如对4比特截断offset = 0. 067dB)。可能使用其它将dB增益值转变为 线性增益值的技术。从LUT 342来的线性增益值然后由寄存器344定时以将增益值的时序 与提供给乘法器316的I和Q采样的时序对齐。AGC环路可能还设计成根据线性(而不是dB)增益值操作，且这在本发明范围内。参考回图1，DVGA 140位于DC偏置对消器130之后，并在直接下变频接收机100 的DC环路之外。该DVGA位置提供了几种好处并避免了几种不利之处。第一，如果DVGA位 于DC环路内，则任何DC偏置会被DVGA的增益放大，这会加重由DC偏置引起的恶化。第二，DC环路的环路增益还包括DVGA的增益，这根据接收到信号的能量强度而变化。由于该 DC环路增益直接影响(或确定)了 DC环路的带宽，DC环路带宽会随DVGA增益而变化，这 不是所期望的。DC环路带宽可能由动态改变的DC环路增益以反比于DVGA增益内的任何变 化的方式大致维持恒定(即DC环路单元234a和234b内的DC增益1和2)，使得总DC环路 增益维持在恒定。然而，这会使DC偏置纠正机制复杂化。而且，参考实际信号功率时，残留 的DC偏置是可变的。通过较好地将DVGA 140放在DC偏置对消器130之后与DC环路外，DC环路的DC 偏置纠正可能从由DVGA的信号增益的比例缩放中被解除耦合。而且，在数字领域内在ADCs 122后实现DVGA还简化了 RF/模拟电路的设计，这可能导致直接下变频接收机的费用减少。 由于在ADCs 122后提供数字增益，提供给ADCs的信号分量的幅度可能潜在地为较小值，这 可能需要模拟到数字转换处理的更大动态范围，使得ADC噪声不会严重恶化经量化的I和 Q采样的SNR。如在领域内所知的，带有大动态范围的ADCs可能由过采样sigma-delta解 调器提供。自动增益控制图4A是AGC环路单元142a的模块图，它是图1的AGC环路单元142的特定实施 例。在AGC环路单元142a内，I和Q数据被提供给接收到的信号强度指示器(RSSI)412，它 估计接收到信号的信号强度。接收到的信号强度RSS可能估计如下RSS = f;{I2⑴+ Q2(i)}公式⑶
i其中I⑴和Q(i)代表第i个采样时段的I和Q数据，Ne是要累加以导出接收 信号强度估计的采样数目。还可以使用其它技术以估计接收到的信号强度(例如RSS = Σ IF(i) | + |QF(i) |)。接收到的信号强度估计然后提供给AGC控制单元414。图4B是AGC控制单元414a的模块图，它是图4A带内的AGC控制单元414的特定 实施例。AGC控制单元414a从RSSI412接收接收到的信号强度估计RSS、从DC偏置对消器 130来的DC_l00p_m0de控制信号、从增益逐步控制单元418来的非旁路/保持控制信号、从 可编程时延单元420来的时延后的增益阶跃判决以及Freeze_enb控制信号(例如从控制 器160来的)，所有的这些在以下将详细描述。根据接收到的控制信号和RSS，AGC控制单 元414a提供输出增益值，它指明应用于接收到信号的总增益(Gt。tal)。在一实施例中，AGC环路支持三种环路模式一正常模式、低增益模式以及冻结模 式。正常模式用于提供额定AGC环路带宽，低增益模式用于提供较小AGC环路带宽以及冻 结模式用于冻结AGC环路。低增益以及正常模式与相应AGC增益1和AGC增益2的AGC环 路增益值相关。冻结模式是通过将提供给AGC环路累加器累加的值变为零实现。在一实施 例中，AGC增益3的附加AGC环路增益值用于干扰检测。AGC增益3 —般在正常模式下小于 AGC增益2，但在低增益模式下大于AGC增益1，并如下所述用于检测在信号分量内存在的干 扰。本发明范围内还有AGC环路支持的不同或附加模式。如上所述，DC环路影响AGC环路的性能。因此，在一方面，使用的特定AGC环路模 式取决于(即选择性地基于)当前使用的特定的DC环路模式。特别是，AGC环路在DC环 路以跟踪模式操作时使用正常模式，当DC环路以捕获模式操作时AGC环路使用增益或冻结 模式。
如图4B所示，普通模式的AGC增益2和干扰检测的AGC增益3提供给多路复用器 446，它还接收非旁路/保持控制信号。非旁路/保持控制信号可能用于提供增益阶跃间的 时间滞后(即在它被允许切换到另一增益步长(更高或更低)前，AGC环路维持在某给定 增益级步长上给定时间(时间1或时间2))。当选择正常模式时，多路复用器446然后提供AGC增益2，这是通过将非旁路/保 持控制设定为逻辑低而指明的。或者，当实现干扰检测时，多路复用器446提供AGC增益 3，这是通过将非旁路/保持控制设定为逻辑高指明的。多路复用器448接收低增益模式的 AGC增益1，以及在其两个输入处的多路复用器448来的输出，并接收DC_l00p_m0de控制信 号。当AGC环路在DC环路处于捕获模式时选择低增益模式时，这是由DC_l00p_m0de控制 设定为逻辑高指明的，多路复用器448然后将AGC增益1提供给乘法器442。或者，多路复 用器448在跟踪模式期间将AGC增益2或AGC增益3提供给乘法器442，这是由DC_loop_ mode控制设为逻辑低指明的。AND门440接收接收到的信号强度估计RSS以及Freezejnb控制。AND门440然 后将RSS提供给乘法器442，这发生在当(I)DC环路以跟踪模式操作或(2)当DC以捕获模 式操作，AGC环路使用低增益模式操作时。或者，当DC环路以捕获模式操作且AGC环路处 于冻结模式，AND门440提供零给乘法器442。从AND门440来的零导致当AGC环路被冻结 时由AGC环路累加器444的零累加。乘法器442将接收到信号强度估计RSS与从多路复用器448来的选择的AGC增益 相乘，并将结果提供给AGC环路累加器444。累加器444然后用存贮值将结果累加并提供一 个指明为总增益Gtotal的输出增益值以用于接收信号以获得期望的信号电平，这是由提供给 图3的增益比例缩放和偏置单元334的增益偏置确定的。该总增益可能被分为两部分(1) RF/模拟电路(例如放大器114和混频器212)的粗增益G。。 se以及(2) DVGA 140的细增益 Gfine0接收到信号的总增益可能因此表达为GtotaI — Gco虹se+Gfine 公式⑷其中，Gt。tal、Graarse以及 Gfine 均以 dB 表出。如图4B所示，累加器444还接收时延后增益阶跃判决，如下所述它指明了用于RF/ 模拟电路的特定离散增益。每个RF/模拟电路的离散增益可能与累加的相应的一组最大和 最小值相关，这保证了 AGC环路的稳定性。对使用的特定离散增益，如在时延后的增益阶跃 判决中指明的，累加器444使用合适的一组最大和最小值组用于累加。参考回图4A，RF/模拟电路的粗增益控制是通过以下方式得到的(1)将总增益 Gtotal通过增益阶跃控制单元418映射到增益阶跃判决，⑵由范围编码器424将增益阶跃 判决编码成为合适的增益阶跃控制，(3)由SBI单元150将增益阶跃控制格式化为合适的 消息，⑷通过串行总线152将消息发送到RF/模拟电路(例如放大器114和/或混频器 212)，(5)根据消息调整RF/模拟电路的增益。细增益控制是由以下方式获得的(1)对DVGA 而言，通过从总增益Gttrtal中减去粗增益G。。a_确定细增益Gfine以及⑵根据细增益调节 DVGA的增益。以下描述根据总增益导出粗和细增益。接收机单元100可能被设计为具有多级(例如四级)的放大器114和有多级(例 如两级)的混频器212。每级可能与特定离散增益相关。根据哪级处在0N/0FF，可能获得 不同的离散增益。粗增益然后以粗离散步长控制RF/模拟电路的增益。用于RF/模拟电路的特定离散增益是根据接收到信号电平、特定的这些电路的设计等。图4C是RF/模拟电路(例如放大器114和混频器212)的增益转移函数一例的图 表。横轴代表总增益，这与接收到信号强度成反比相关(高增益对应低接收信号强度)。纵 轴代表增益阶跃控制单元418根据总增益作出的增益阶跃判决。在该特定例设计中，增益 阶跃判决可能取五个可能值中的一个，由表1定义。表 1 如图4C所示，在相邻状态间转移时提供滞迟。例如处在第二状态(“001”)时， 第一 LNA不变为ON (转移到第三状态“010” )直到总增益超过L2上升阀值，且该LNA不变 为OFF(从第二个转移回第一状态)直到总增益降到L2下降阀值下。滞迟(L2上升-L2下 降)防止了如果总增益在L2上升和L2下降阀值间或附近时LNA连续处于OFF和ON。增益阶跃控制单元418根据总增益、转移函数诸如图4C所示出(由阀值定义)以 及定时、干扰和其它可能消息而确定增益阶跃判决。增益阶跃判决是指明放大器114和混 频器212要变为0N/0FF的特定级。参考回图4A，增益阶跃控制单元418提供给可编程时延 元件420和范围编码器424增益阶跃判决。在一实施例和图1示出中，通过串行总线152提供给这些电路对放大器114和混 频器212的每级的ON和OFF的控制。范围编码器424接收增益阶跃判决并提供对每个要 控制的特定电路对应的增益阶跃控制(例如一个对放大器114的增益阶跃控制，另一对混 频器212的增益阶跃控制)。增益阶跃判决和增益阶跃控制间的映射可能是根据查询表和 /或逻辑。每个增益阶跃控制包括一个或更多比特，并在由该增益阶跃控制所控制的电路内 的指定级实现0N/0FF。例如，放大器114可能用四级设计，且其(2比特)增益阶跃控制可 能与放大器的四个可能的离散增益的四个可能值(“00”、“01”、“10”、“11”)相关。混频器 212可能设计为两级，且其(1比特)增益阶跃控制可能与混频器的两个可能离散增益的两 个可能值(“0”和“1”)相关。放大器114和混频器212的增益阶跃控制由SBI单元150 格式化为合适的消息，且这些消息然后通过串行总线152被发送到电路。范围编码器424 还提供给DC偏置对消器130 —增益阶跃变化信号，它指明RF/模拟电路的增益是否改变为 一新值或新步长。如上所述，接收到信号的总增益Gttrtal可能被分为粗增益G。。_以及细增益Gfim。 而且如图4A所示，细增益是由加法器416从总增益中减去粗增益而生成的。由于粗增益
12(以增益阶跃控制形式)通过SBI单元150被提供给放大器114和混频器212，在粗增益由 增益阶跃控制单元418确定和该粗增益实际由RF/模拟电路应用间引入一时延。而且，从 RF电路到DVGA接收到信号会遇到处理时延(例如特别是数字滤波器124)。因此，为保证 粗增益由RF电路应用且同时从DVGA中移去(即使得粗增益只对任何给定数据采样应用一 次)，在其应用到DVGA 140前，可编程时延用于延时粗增益(如由增益阶跃判决指出的)。可编程时延元件420提供了增益阶跃判决的特定时延量。该时延补偿了由SBI单 元150引入的时延以及从RF电路到DVGA的接收到信号处理路径的时延。该时延可能通过 将时延值写入寄存器而被编程。时延元件420然后提供了经时延的增益阶跃判决。粗增益转换单元422接收经时延的增益阶跃判决，它指明RF/模拟电路的特定离 散增益，并提供对应的带有合适范围和分辨率的粗增益G。。a_ (例如与从AGC控制单元414 来的总增益的同样的范围和分辨率)。粗增益因此等价于增益阶跃判决但以不同的格式被 提供(即粗增益是高分辨率值而增益阶跃判决是数字(0N/0FF)控制)。增益阶跃判决到粗 增益的转换可能通过查询表和/或逻辑得到。然后加法器416从总增益中减去粗增益以提 供DVGA的细增益。任何时候当通过切换级ON和OFF而改变RF/模拟电路增益某粗值时，信号分量的 相位一般旋转某特定步长值。相位旋转量取决于哪级转为ON和OFF (如由增益阶跃判决确 定的)但一般是用于该特定设置或配置的固定值。该相位旋转可能导致数据解调处理中的 恶化，直到有频率控制环路能纠正该相位旋转。在一实施例内，增益阶跃判决映射到对应的旋转器相位，这指示了由于增益阶跃 控制指明的增益而在接收到信号分量内的相位旋转量。该旋转器相位然后被提供给在数字 解调器144内的旋转器，并用于调整I和Q数据的相位以补偿由启用的RF/模拟电路内的 增益级引入的相位旋转。在增益阶跃判决和旋转器相位间的映射可能通过查询表和/或逻 辑获得。而且，可能获得旋转器相位的细分辨率(例如对旋转器相位可能用6比特获得5. 6 度的分辨率)。DC和AGC环路操作如图1所示，DC环路对从数字滤波器124来的过滤后的I和Q采样操作以移去DC 偏置，且AGC环路(通过DVGA 140)对DC偏置纠正后的I和Q采样操作以提供要提供给数 字解调器144的I和Q数据。AGC环路还控制RF/模拟电路的增益，这反之影响由DC环路 操作的I和Q采样的幅度。DC环路可能因此被视为嵌在AGC环路内。DC环路的操作影响 AGC环路的操作。在直接下变频接收机中，由于更小的信号幅度原因，DC偏置(静态和时变)对信号 分量有更多的影响。较大的DC偏置(或DC尖峰信号)可能以不同的方式引入信号分量。 第一，当RF/模拟电路的增益(例如放大器114和混频器212)通过改变0N/0FF级以离散 步长改变时，由于切换0N/0FF级的不同级内的不匹配可能在信号分量内引入较大的DC偏 置。第二，当DC环路实现DC偏置更新时，通过串行总线提供给加法器232a的DC3I和DC3Q 的不同DC偏置值和/或提供给混频器212的DClQ和DClQ不同的DC偏置值，这可能引入 大DC偏置。大DC偏置可能使用DC环路的不同机制移去(例如，粗增益和细增益环路DC环 路)。而且，大DC偏置可能通过操作处于捕获模式的DC环路而更快地被去除。然而，直到
13它们被去除，大DC偏置对信号分量有恶化影响且可能使性能降级。第一，信号分量内的任何未去除的DC偏置在数字解调器144的解扩展操作后作为 噪声出现(其功率等于DC偏置)。该噪声会使性能恶化。第二，大DC偏置以几种方式干扰AGC环路的性能。DC偏置加入信号分量，造成了 有较大幅度的组合(DC偏置和信号)分量。而后这引起AGC环路减少总增益使得组合分量 的功率维持在AGC设定点(例如I2+Q2 = AGC设定点)。该减少的增益会引起对期望信号分 量的压缩，压缩量与DC偏置的幅度成正比。期望信号分量的较小幅度引起恶化的信号对量 化噪声比(SNRQ)，它还会对性能造成恶化。而且，如果DC环路在其进入跟踪模式前不能完 全移去大DC偏置，则残留的DC偏置在跟踪模式中将更慢被去除。AGC环路会跟随这个DC 环路的缓慢过渡响应，这会导致延长的恶化时段直到DC和AGC环路达到稳定状态。第三，大DC偏置影响准确检测干扰的能力，干扰在期望信号频带内对信号产生干 扰。干扰可能由接收到信号路径上的电路内的非线性产生。由于放大器114和混频器212内 的非线性当这些电路以高增益操作时(即有更多的即处于ON)要更显著，接收机可能在这 些电路中的任何一个切换到高增益后检测干扰。干扰检测可能通过用RSSI 412在切换到 高增益后测量信号分量的功率实现，在特定的测量时间段后将该测量的功率与阀值比较， 如果测量功率超过阈值则宣布干扰的存在。如果检测到干扰，则可能减少一个或多个电路 的增益以去除或减缓干扰。然而，在有由切换到高增益而引入的DC偏置情况下，可能不能 辨别到测量功率的增加是由于干扰还是由于总噪声的缘故，这包括未去除的DC偏置和由 操作在捕获模式的DC环路以更快移去DC偏置而生成的增加的DC环路噪声。因此，DC偏 置的存在可能影响准确检测干扰的能力，倘若RF/模拟电路由于错误的干扰检测而以错误 的增益操作时可能恶化性能。大DC偏置可能由于上述的不同恶化影响而引起长的突发误差。由于去除DC尖峰 信号需要的时间可能是固定的(例如由DC环路的特定设计决定)，由DC偏置而引起的恶化 在更高数据速率处时引起更大的问题，这会导致在更高数据速率处更多的误差。根据本发明的另一方面，DC环路以捕获模式操作的持续时间与处于捕获模式的 DC环路的带宽成反比。DC环路带宽设计成在捕获模式时更大以允许DC环路更快地响应并 去除DC偏置。逐步增大的环路带宽对应逐步加快的环路响应。如上所述，在期望的信号分 量内的DC误差在数字解调器144的解扩展操作后显示为噪声。该噪声应被尽可能快地去 除，这可以通过增加捕获模式下的DC环路的带宽而实现。然而，更大的DC环路带宽还导致 了可能恶化性能的增加的DC环路噪声。为最优化性能，捕获模式在(引入)的要纠正的DC环路噪声和(自生成)的DC 环路噪声间折衷。为限制DC环路噪声量但仍允许DC环路以高带宽操作，DC环路在捕获模 式操作的时间可能被设定为与环路带宽成反比。由于更大的环路能作出更快的响应，更大 的DC环路带宽一般对应更短的DC偏置捕获时间。因此，在带有较大DC环路带宽的捕获模 式内化费较短的时间便是利用了这一事实，且DC环路不会在捕获模式内操作超过必要的 时间，这也会改善性能。操作处在捕获模式的DC环路的特定时间段可能还根据不同其它因子而被选择， 诸如，例如DC偏置的期待幅度、DC环路噪声的幅度、调制方案、接收到信号的带宽等。一 般，捕获模式持续时间与处于捕获模式的DC环路带宽成反比相关，准确的函数取决于上述的因子。根据本发明的另一方面，AGC环路的操作取决于DC环路操作模式。如上所述，在 DC环路变为捕获模式时一般较大的任何未去除的DC偏置，会影响AGC环路的操作。因此， DC偏置对消器130提供DC_l00p_m0de控制信号给AGC环路单元142，这指明了 DC环路当 前的操作模式。当DC环路切换到捕获模式以更快地移去(潜在)的大DC偏置，AGC环路 可能同时切换到低增益模式或冻结模式使得在DC环路处在捕获模式时，AGC环路较慢地响 应或根本不响应DC偏置。AGC环路可能在DC环路转移到跟踪模式后切换回正常模式。当DC环路处于捕获模式时使用的小或零AGC增益保证了 AGC环路在DC捕获阶段 时保留其控制信号。AGC控制信号在一旦DC环路进入跟踪模式后以正常模式操作。较小或 零的AGC增益还妨碍或阻止AGC环路将期望信号分量功率从AGC设定点移开，且进一步减 少在干扰检测处理中DC偏置的影响，这会减少错误干扰检测的可能。使用的特定的正常和较小的AGC增益可能由仿真、经验值测量或一些其它方法确 定。这些增益可能是可编程的(例如由控制器160)。串行总线接口(SBI)根据发明的另一方面，对RF/模拟电路的一个或所有的控制是通过串行总线512 提供的。使用标准串行总线以控制RF/模拟函数如下所述提供了许多好处。而且，串行总 线可能如下所述设计成带有不同特征以更有效地提供需要的控制。一般，使用要被控制的电路和提供控制的控制器间的专用信号来提供对RF/模拟 电路(例如放大器114和混频器212)的控制。在每个要单独控制的电路的控制器上指定 一个或多个引线。例如，可能在控制器和RF/模拟芯片上指定三个引线以控制上述的放大 器/混频器的五级。为特定功能使用指定的引线增加了引线数并使板面布局更复杂，这可 能导致接收机费用增加。使用串行总线以提供RF/模拟电路的控制可以改善许多在传统设计中遇到的不 利且还能提供附加的好处。第一，串行总线能用很少的引线实现(例如两个或三个)且这 些同样的引线能被用于提供对实现在一个或多个集成电路(ICs)内的多个电路的控制。例 如，单个串行总线可被用于控制放大器114的增益、混频器212的增益、混频器212的DC偏 置、振荡器218的频率等。通过减少互连接RF/模拟IC和控制器所需要的引线的数目，RF/ 模拟IC、控制器以及电路板面的费用都可减少。第二，由于它将RF/模拟IC和控制器间的 硬件接口标准化，使用标准串行总线增加了将来芯片设置的灵活性。这使得制造商能在不 改变或不增加需要的控制线数目的情况下在同一板面布局上实现不同RF/模拟ICs和/或 控制器。在一实施例中，SBI单元150被设计成支持许多硬件请求(HW_REQ)信道，每个可被 用于支持特定功能。例如，一个信道可能用于VGA环路以设定放大器114和混频器212的 阶跃增益，且另一信道可能用于DC环路以设定混频器212的DC偏置控制值(DCI)。一般， SBI单元可能设计成支持任何数目的硬件请求信道。每个分开控制的电路可能与相应的地址相关。每个通过SBI单元发送的消息包括 该消息要发送到的电路的地址。每个耦合到串行总线的电路然后将会检查包括在每个发 送消息内的地址以确定消息是否是发送到该电路的，且只在它是发送到该电路时处理该消 肩、ο
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在一实施例中，每个硬件请求信道可能设计成具有支持许多数据传输模式的能 力。这可包括快速传输模式(FTM)、中断传输模式(ITM)以及突发或大量传输模式(BTM)。 该快速传输模式可能根据下列模式用于将多个字节发送到多个电路ID、ADDR、DATA、ADDR、 DATA...其中ID是硬件请求信道的ID，ADDR是接收电路的地址，DATA是接收电路的数据。 中断传输模式可用于发射单个字节用于广播到一个或多个耦合到串行总线的电路。而突发 传输模式可用于将多个字节以下列模式发送到特定电路ID、ADDR、DATAU DATA2...可能 在本发明范围内实现不同和/或附加的传输模式。在一实施例中，硬件请求信道可能被分配以特定优先权(例如由控制器)。信道的 优先权可能被编入SBI单元150内的寄存器。如果有多个要由SBI单元在串行总线上发送 的消息，则信道的优先权会决定消息发送的次序。可能分配给用于需要快速响应的控制环 路的信道以更高的优先权(例如放大器114和混频器212的增益阶跃)，可能分配给用于更 多静态功能的信道更低的优先权(例如，直接下变频器120的接收模式，例如DFM和GPS)。每个硬件请求信道可能还与相应的指明信道是否被启用的启用标记相关。可能由 SBI单元150维持所有信道的启用标记。在一实施例内，串行总线包括三个信号一数据信号、时钟信号和闸门信号。数据信 号用于发送消息。时钟信号由发送者提供(例如控制器)并由接收机用于锁存数据信号上 提供的数据。且闸门信号用于指明消息的开始/停止。在本发明范围内还可以实现具有不 同信号设计和/或不同信号数量的串行总线。在此描述的直接下变频接收机可能在不同的无线通信系统内实现，诸如CDMA系 统、GPS系统、数字FM(DFM)系统等。直接下变频接收机可能还用于这些通信系统内的前向 链路或反向链路。在此描述的直接下变频接收机可能以不同方式实现。例如，直接下变频接收机的 所有或部分可能以硬件、软件或两者的组合实现。对硬件实现，DVGA、DC偏置纠正、增益控 制、SBI等可以实现在一个或多个专用集成电路(ASICs)、数字信号处理器(DSPs)、数字信 号处理设备(DSPDs)、可编程逻辑设备(PLDs)、现场可编程门阵列(FPGAs)、处理器、控制 器、微处理器、微控制器、用于实现描述的功能的其它电子单元、或其它以上的任何组合。对软件实现，用于增益控制和/或DC偏置纠正的元件可能用实现在此描述的函 数的模块实现(例如，过程、函数等)。软件代码可能存贮在内存单元内(例如图1的内存 162)且为处理器执行(例如控制器160)。内存单元可能在处理器内或处理器外实现，外部 情况下，它能通信上通过领域内已知的不同方法耦合到处理器。标题在此用于一般指明揭示的材料，并不是为了限制本发明范围。上述优选实施例的描述使本领域的技术人员能制造或使用本发明。这些实施例的 各种修改对于本领域的技术人员来说是显而易见的，这里定义的一般原理可以被应用于其 它实施例中而不使用创造能力。因此，本发明并不限于这里示出的实施例，而要符合与这里 揭示的原理和新颖特征一致的最宽泛的范围。
权利要求
一种无线通信系统的装置，其特征在于包括放大接收信号的第一装置；对消放大的信号内的DC偏置的装置；数字式放大经DC偏置对消的信号的第二装置；以及测量经数字式放大的信号以控制第一和第二放大装置的增益的装置。
2.一种接收机单元，其特征在于包括 模拟可变增益放大器；DC偏置对消器，耦合到模拟可变增益放大器的输出； 数字可变增益放大器，耦合到DC偏置对消器的输出；增益控制器，用于测量从数字可变增益放大器来的信号输出并控制模拟和数字可变增 益放大器的增益；以及控制接口，用于提供模拟可变增益放大器的增益。
3.如权利要求2所述的接收机单元，其特征在于，所述控制接口是总线接口。
4.如权利要求3所述的接收机单元，其特征在于，所述总线接口是串行总线接口(SBI)单元。
5.如权利要求2所述的接收机单元，其特征在于，所述控制接口包括专用控制信号。
6.一种在无线通信系统中处理接收到的信号的方法，包括 使用第一可变增益放大接收到的信号；对消放大的所接收的信号中的DC偏置；使用第二可变增益数字式放大经DC偏置对消的信号；测量经数字式放大的信号；以及根据经数字式放大的信号的测量来确定第一和第二可变增益。
7.一种用于处理信号的设备，包括用于使用第一可变增益放大接收到的信号的模拟装置； 用于对消DC偏置的装置，耦合到所述模拟放大装置；用于使用第二可变增益进行放大的数字装置，耦合到所述DC偏置对消装置的输出； 用于测量所述数字放大装置的信号输出以控制第一和第二可变增益的装置；以及 用于将第一增益提供给所述模拟放大装置的装置。
全文摘要
直接下变频接收机结构有DC环路以从信号分量中去除DC偏置、数字可变增益放大器(DVGA)以提供增益范围、自动增益控制(AGC)环路以提供DVGA和RF/模拟电路的增益控制以及串行总线接口(SBI)单元以通过串行总线提供对RF/模拟电路的控制。可能如在此所述较好地设计与定位DVGA。VGA环路的操作模式可能根据DC环路的操作模式而被选择，这是因为这两个环路有交互作用。DC环路在捕获模式操作的持续时间可以选为与在捕获模式内的DC环带宽成反比。可能通过串行总线提供对一些或所有RF/模拟电路的控制。
文档编号H04L27/38GK101917170SQ20101025469
公开日2010年12月15日 申请日期2002年2月15日 优先权日2001年2月16日
发明者B·C·沃克, C·霍伦斯特恩, I·康, M·L·西弗森, P·E·彼得泽尔, R·沙拉, T·李 申请人:高通股份有限公司