专利名称：光电混合型信令语音采集网关的制作方法
技术领域：
本实用新型可广泛应用针对信令网的运行维护管理系统、增值业务系统或授权部 门的合法监测系统。具体可用于七号信令网络监测、基于信令监测的增值业务、话务监测、 移动传输网络优化，支持0C-3光接口和El电接口。
背景技术：
随着通信技术的不断发展及七号信令业务量的不断增加，传统的El线路已经远 远不能满足局间数据量传输的要求，局间通信已经大多采用SDH传输，使用光纤代替同轴 电缆直接连接，这种改变对信令监测设备提出了新的要求。传统的信令监测设备采用El输入接口，在这种应用中必须借助于光端机从SDH信 号中提取出El信号并使用D)(C进行收敛，这种方案占用了更多的机柜空间及增加了光端机 和DXC的成本，且在设备之间需要大量的同轴电缆进行连接，造成成本和维护工作增加、布 线难度及引入更多的故障点。
发明内容为了克服现有信令监测设备接口单一，仅提供El电接口或0C-3光接口，使用不方 便，适用性不广等不足，本实用新型的目的是提供一种光电混合型信令语音采集网关，该设 备采用模块化设计，单台最多可扩展4X 16E1输入，或者最多4对光纤输入；根据处理数据 量的不同，可以扩展最多两个处理器模块；该设备提供2路千兆以太网输出。为了实现上述目的，本实用新型采用以下技术方案一种光电混合型信令语音采 集网关，它主要由壳体和内置于壳体内的底板、嵌入式处理器、输入接口模块和扩展处理器 构成；底板固定在壳体内，嵌入式处理器和扩展处理器通过连接器与底板相连，处于底板上 方，输入接口模块通过侧面的连接器与底板相连；所述底板集成有数字信号处理电路DSP、现场可编程门阵列FPGA、时钟同步器和 PHY模块；扩展处理器上集成有数字信号处理电路DSP、现场可编程门阵列FPGA和PCI桥接
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心片；输入接口模块分为双路光接口板和16E1电接口板两种，双路光接口板的数据处 理通路由时隙交换电路、现场可编程门阵列FPGA、收发器、SFP模块构成，16E1电接口板上 集成有El接口电路、4片4E1转换芯片和现场可编程门阵列FPGA ；底板上FPGA的串行码流输入端与双路光接口板上时隙交换芯片的输出端相连； FPGA的EDMA同步信号输出端与DSP的并行数据输入端EMIFA相连，FPGA的另一组串行码 流输出端与扩展处理器上FPGA的信号输入端相连；DSP的输出码流MCBSP 口与FPGA相连； DSP的PCI端口与嵌入式处理器的PCI 口相连；PHY模块有两路千兆网络信号输入/输出端 与嵌入式处理器的千兆网络信号输入/输出端相连，PHY模块的另外两路千兆网络信号输 入/输出端与RJ45端口相连；双路光接口板的时隙交换电路主要由时隙交换芯片组成，时隙交换芯片一组码流与底板的FPGA相连，另一组与双路光接口板的FPGA相连；FPGA的另一路串行码流与收发 器相连；收发器有两路串行码流分别与两个SFP模块相连；16E1电接口板上El接口电路的16组El信号输出端分别与4片4E1转换芯片的 输入端相连；4E1转换芯片的数据信号输出端与FPGA的数据信号输入端相连，4E1转换芯片 的地址信号输出端与FPGA的地址信号输入端相连；FPGA的数据地址信号输出端与底板上 的FPGA及嵌入式处理器的输入端相连；扩展处理器上DSP的并行数据信号输入/输出端与FPGA的并行数据输入/输出 端相连，DSP的另一组数据输入/输出端与PCI桥接芯片的输入/输出端相连；FPGA的串行 数据输入/输出端与底板上的FPGA串行数据输入/输出端相连；PCI桥接芯片的另一组输 入/输出端与底板上DSP的一组输入/输出端相连。该设备还设有系统时钟同步器，主要是产生系统同步时钟给时隙交换芯片、FPGA、 DSP、收发器；另外，还有一个锁相环，为收发器提供参考时钟。该设备底板上设置有7个连接器，其中1个与嵌入式处理器连接，4个与输入接口 模块连接，2个与扩展处理器连接。该设备正面提供2个千兆网络接口和一个串口接口。本实用新型的特点是采用模块化设计，根据用户需求灵活配置输入接口模块，可 以配置为光电混合信号输入，也可以配置全部为光信号输入或者全部为El电信号输入；用 户可根据实际需要增加扩展处理器，也可以只用设备基本配置所提供的嵌入式处理器。
图1为本实用新型光电混合型信令语音采集网关构成原理框图图2为本实用新型光电混合型信令语音采集网关具体实施例构成原理框图图3为本实用新型底板构成原理框图图4为本实用新型双路光接口板的构成原理框图图5为本实用新型16E1电接口板的构成原理框图图6为本实用新型扩展处理器的构成原理框图图7为本实用新型底板集成DSP各主要引脚具体电路图图8 图9为本实用新型底板集成FPGA的主要引脚具体电路图图10为本实用新型底板集成PHY模块具体电路图图11为本实用新型双路光接口板集成时隙交换电路具体电路图图12为本实用新型双路光接口板集成FPGA主要引脚具体电路图图13为本实用新型双路光接口板集成收发器具体电路图图14为本实用新型双路光接口板集成SFP具体电路图图15为本实用新型16E1电接口板集成FPGA主要引脚具体电路图图16为本实用新型16E1电接口板集成El接口电路和4E1转换芯片的具体电路 图图17为本实用新型扩展处理器集成DSP各主要引脚具体电路图图18为本实用新型扩展处理器集成FPGA主要引脚具体电路图图19为本实用新型扩展处理器集成桥接芯片主要引脚具体电路图具体实施方式
如图1所示，本实用新型光电混合型信令语音采集网关采用模块化设计，集成了 底板、嵌入式处理器、输入接口板和扩展处理器。底板上设置有7个连接器，分别连接嵌入 式处理器，四个输入接口板，以及两个扩展处理器。输入接口板有两种，分别是双路光接口板和16E1电接口板，两种输入接口板与底 板间的接口相同，因此本实用新型光电混合型信令语音采集网关可以配置为3块双路光接 口板和1块16E1电接口板，也可置为2块双路光接口板和2块16E1电接口板，如图2所 示。本实用新型配置有嵌入式处理器，根据实际数据处理需要，可以选用1个或2个扩展处 理器，如图2所示，仅配置有1个扩展处理器。如图3所示，底板集成有DSP、FPGA、时钟同步器和PHY模块。FPGA的一组输入端 与输入接口板的输出端相连；FPGA的一组输出端与DSP的输入端相连，FPGA的另一组输出 端与扩展处理器的输入端相连；DSP的输出码流与FPGA相连；DSP的PCI端口与嵌入式处理 器的PCI 口相连；PHY模块有两路千兆网络信号输入/输出端与嵌入式处理器的千兆网络 信号输入/输出端相连。如图4所示，双路光接口板的数据处理通路由时隙交换电路(主要由时隙交换芯 片组成)、现场可编程门阵列FPGA、收发器、SFP模块构成。时隙交换芯片的一组码流与FPGA 相连，另一组与底板的FPGA相连；FPGA的另一路串行码流与收发器相连；收发器有两路串 行码流分别与两个SFP模块相连；锁相环的时钟信号输出端与接收器的参考时钟信号输入 端相连。如图5所示，16E1电接口板的数据处理通路包括El接口电路、4片4E1转换芯片 和FPGA。16对El信号通过El接口电路进入4E1转换芯片，4E1转换芯片将El信号处理后 输出到FPGA，FPGA数据输出端与底板相连接。如图6所示，扩展处理器集成有4片DSP、FPGA和PCI桥接芯片。DSP的一组数据 与FPGA的输入端相连，另一组数据与PCI桥接芯片连接；FPGA与PCI桥接芯片数据输出端 分别与底板相连。如图7所示，DSP (UlA)的并行数据输入口(AED0 AED63)与FPGA的并行数据输 出口相连，当DSP接收到同步信号后启动并行数据接收。DSP(UlC)的PCI输出端口(PCI_ ADO PCI_AD31)与嵌入式处理器相连，将排序处理过的数据送入嵌入式处理器。如图8、图9所示，FPGA (U4A、U4D)的串行数据输入端(FPGA_RX0 FPGA_RX63) 与输入接口板相连，FPGA(U4B、U4C)的并行数据输出端(AED0 AED63)与图7所示DSP 的并行数据输入端相连，FPGA从输入接口板接收串行数据，转换为并行数据输出到DSP。 FPGA(MC)的数据输出端(FPGA_TX0 FPGA_TX15)与扩展处理器的数据输入端相连。FPGA 的数据/地址线与嵌入式处理器的数据/地址线相连。如图10所示，PHY模块两路千兆网络信号输入输出口(G1_TX0 G1_TX3、G2_ TXO G2_TX3)与嵌入式处理器的千兆网络信号输入输出口相连，另外两路千兆网络信号 输入输出口连接到RJ45端口。如图11所示，双路光接口板上的时隙交换电路主要由时隙交换芯片(U2A)构成。 时隙交换芯片的输入端(90826_STi0 90826_STil5)与图12所示FPGA的输出端相连；时 隙交换芯片的输出端(90826_STo0 90826_STo3)与底板相连。[0043]如图12所示，双路光接口板上的FPGA(Ul)有一组串行数据输出端(90826_ STiO 90826_STil5)分别与图11所示时隙交换芯片(U2A)和图8、图9所示底板上FPGA 的输入端相连；FPGA(Ul)的一组信号输入端(8311_MVID1 8311_MVID11)与图13所示收 发器(UlOE)的输出端相连。如图13所示，双路光接口板上的收发器的串行数据输入端与图14所示U7A、U8A 的串行数据输出端相连；收发器的串行数据输出端与图14所示U7A、U8A的串行数据输入端 相连；收发器的另外3路串行数据输入端与图12所示Ul的串行数据输出端相连。如图15所示，16E1电接口板上FPGA(U7)的一组数据信号输入/输出端与4片图 16所示的4E1转换芯片数据信号输入/输出端相连；FPGA(U7)的一组地址信号输入/输出 端与4片图16所示的4E1转换芯片地址信号输入/输出端相连；FPGA的另一组数据信号 输入/输出端与嵌入式处理器和底板的数据信号输入/输出端相连，另一组地址信号输入 /输出端与嵌入式处理器和底板的地址信号输入/输出端相连。如图16所示，有4组El接口电路，其4对El输出端与一片4E1转换芯片(U6)的 输入端相连，U6的输出端与图15所示U7的输入端相连，4E1转换芯片将El信号转换为电 信号，输出到FPGA。16E1电接口板集成有16组El接口电路和4片4E1转换芯片。如图17所示，扩展处理器上的DSP (U4A)的数据输入/输出端(AED0 AED63)与 图18所示FPGA的数据输入/输出端相连；DSP(MC)的数据数据输入/输出端与图19所 示PCI桥接芯片(Ull)的数据输入/输出端相连。如图18所示，扩展处理器上FPGA的并行数据输入/输出端与图17所示U4A的输 入/输出端相连；FPGA的串行数据输出端与底板集成的FPGA输入端相连。如图19所示，扩展处理器上PCI桥接芯片的一组数据输入/输出端与图17所示 U4A的输入/输出端相连；PCI桥接芯片的另一组数据输入/输出端与底板集成的DSP输入
/输出端相连。本实用新型的嵌入式处理器上集成有串口接口模块，可以直接与计算机的串口相 连进行数据交换，方便对设备进行配置、调试。
权利要求1.一种光电混合型信令语音采集网关，其特征在于它主要由壳体和内置于壳体内的 底板、嵌入式处理器、输入接口模块和扩展处理器构成；底板固定在壳体内，嵌入式处理器 和扩展处理器通过连接器与底板相连，处于底板上方，输入接口模块通过侧面的连接器与 底板相连；所述底板集成有数字信号处理电路DSP、现场可编程门阵列FPGA、时钟同步器和PHY模 块；扩展处理器上集成有数字信号处理电路DSP、现场可编程门阵列FPGA和PCI桥接芯片； 输入接口模块分为双路光接口板和16E1电接口板两种，双路光接口板的数据处理通 路由时隙交换电路、现场可编程门阵列FPGA、收发器、SFP模块构成，16E1电接口板上集成 有El接口电路、4片4E1转换芯片和现场可编程门阵列FPGA ；底板上FPGA的串行码流输入端与双路光接口板上时隙交换芯片的输出端相连；FPGA 的EDMA同步信号输出端与DSP的并行数据输入端EMIFA相连，FPGA的另一组串行码流输 出端与扩展处理器上FPGA的信号输入端相连；DSP的输出码流MCBSP 口与FPGA相连；DSP 的PCI端口与嵌入式处理器的PCI 口相连；PHY模块有两路千兆网络信号输入/输出端与 嵌入式处理器的千兆网络信号输入/输出端相连，PHY模块的另外两路千兆网络信号输入/ 输出端与RJ45端口相连；双路光接口板的时隙交换电路主要由时隙交换芯片组成，时隙交换芯片一组码流与底 板的FPGA相连，另一组与双路光接口板的FPGA相连；FPGA的另一路串行码流与收发器相 连；收发器有两路串行码流分别与两个SFP模块相连；16E1电接口板上El接口电路的16组El信号输出端分别与4片4E1转换芯片的输入 端相连；4E1转换芯片的数据信号输出端与FPGA的数据信号输入端相连，4E1转换芯片的 地址信号输出端与FPGA的地址信号输入端相连；FPGA的数据地址信号输出端与底板上的 FPGA及嵌入式处理器的输入端相连；扩展处理器上DSP的并行数据信号输入/输出端与FPGA的并行数据输入/输出端相 连，DSP的另一组数据输入/输出端与PCI桥接芯片的输入/输出端相连；FPGA的串行数据 输入/输出端与底板上的FPGA串行数据输入/输出端相连；PCI桥接芯片的另一组输入/ 输出端与底板上DSP的一组输入/输出端相连。
2.根据权利要求1所述的一种光电混合型信令语音采集网关，其特征在于还设有系 统时钟同步器，主要是产生系统同步时钟给时隙交换芯片、FPGA、DSP、收发器。
3.根据权利要求1所述的一种光电混合型信令语音采集网关，其特征在于它提供两 个千兆网络接口和一个串口接口。
专利摘要一种光电混合型信令语音采集网关，主要由壳体、内置于壳体内的底板、嵌入式处理器、输入接口模块和扩展处理器构成；所述输入接口模块提供16E1电接口板和双路光接口板两种供用户选配。该设备采用模块化设计，单台最多可扩展4×16E1输入，或者最多4对光纤输入；根据处理数据量的不同，可以扩展最多两个处理器模块；该设备提供2路千兆以太网输出。嵌入式处理器通过串口与计算机串口相连，进行系统配置及调试。
文档编号H04L12/24GK201887787SQ20102066562
公开日2011年6月29日 申请日期2010年12月17日 优先权日2010年12月17日
发明者叶方全, 张晓东 申请人:北京五岳鑫信息技术股份有限公司