通用的面阵ccd时序驱动发生器的制造方法
【专利摘要】本发明涉及一种通用的面阵CCD时序驱动发生器，包括：总线接口模块，控制模块，图像时序发生模块，垂直转移时序发生模块，主时钟发生模块，高频时序发生模块；所述总线接口模块与控制模块相连，与高频时序发生模块相连；所述控制模块与图像时序发生模块相连，与垂直转移时序发生模块相连，与高频时序发生模块相连；所述的主时钟发生模块与高频时序发生模块相连，与垂直转移时序发生模块相连。采用本发明提出的方法设计时序发生器具有很高的通用性和灵活性：修改各个状态的输出值能改变时序的波形和相互关系；增加输出值的位宽可以扩展输出信号的数量；增加波形划分的状态数可以提高时间分辨率。
【专利说明】通用的面阵CCD时序驱动发生器
【技术领域】
[0001]本发明属于光电传感应用领域中，涉及的一种通用的面阵CCD时序驱动发生器。【背景技术】
[0002]CCD必须在外围驱动电路的驱动下才能完成光信号电荷包的产生、存储、转移和输出。对于面阵CCD而言，一个完整的驱动电路系统主要由时序脉冲发生电路、时钟驱动电路、直流偏置电路、信号预处理电路、接口电路等部分构成。
[0003]CCD驱动时序是一组周期性的，具有特定时间关系的较为复杂的时序脉冲信号，精确的驱动时序是CCD器件正常稳定工作的保证，所以如何设计出正确可靠的CCD驱动时序电路，就成为CCD应用的关键问题之一。
[0004]高分辨率大面阵CCD相机系统的时序发生器设计具有一定的难度。当CCD没有可用的专用芯片或专用芯片不能满足需求时，必须进行自行设计，使用可编程逻辑器件进行实现是较好的选择。因具它具有集成度高、速度快、可靠性好、可重复编程等特点，非常适合作为CXD的时序发生器。
【发明内容】
[0005]本发明要解决的问题是面阵CCD时序驱动发生器难的问题，设计一种通用的面阵CXD时序驱动发生器。
[0006]为了解决上述技术问题，本发明的技术方案具体如下:
[0007]—种通用的面阵CXD时序驱动发生器，包括:总线接口模块，控制模块，图像时序发生模块，垂直转移时序发生模块，主时钟发生模块，高频时序发生模块；
[0008]所述总线接口模块与控制模块相连，与高频时序发生模块相连；所述控制模块与图像时序发生模块相连，与垂直转移时序发生模块相连，与高频时序发生模块相连；所述的主时钟发生模块与高频时序发生模块相连，与垂直转移时序发生模块相连。
[0009]上述技术方案中，总线接口模块使用3-Wire总线接收工作所需的可变参数，该可变参数包括进行窗口输出时窗口的开始位置Sstart和结束位置Sstop,垂直Binning的行数NVB和水平Binning的像元数NHB ;模块将串行输入的数据转换成并行参数，并根据地址保存到不同的寄存器中。
[0010]上述技术方案中，高频时序发生模块用于产生与水平像素转移密切相关的高频时序脉冲，根据各个时钟的相位关系，可把输出波形划分为若干状态。
[0011]上述技术方案中，垂直行转移时序发生模块用于产生C⑶进行垂直行转移所需的光敏区电极驱动时序，按照像素时钟发生模块的设计思路，将波形进行细分。
[0012]上述技术方案中，主时钟发生模块为高频时序发生模块和垂直行转移时序发生模块提供状态转移所需的主时钟CLK12fpix和CLK6fline.CLK12fpix由外接时钟源GCK提供，CLK6fline由CLK12fpix分频得到；如果CLK12fpix频率较高，则可以使用器件内部的PLL或DCM硬件资源倍频产生。[0013]上述技术方案中，控制模块用于控制各模块协调工作，将CCD的工作过程分为空闲、光积分、垂直行转移、水平像素转移和快速擦除五个基本状态；
[0014]相机开机后CCD进入空闲状态，接收到拍摄指令后进入光积分状态，达到规定的积分时间后进行电荷包的转移输出，在垂直行转移和水平像素转移两个状态之间不断循环，所有的行输出完成后又进入空闲状态；如果要进行图像的窗口输出，则在电荷包转移过程中进入快速擦除状态，对不感兴趣的行进行快速擦除；如果要实现垂直方向的M像元合并，则在电荷包转移过程中连续垂直转移M行后再进行水平像素转移。这一工作过程可以用一个有限状态机来描述。
[0015]上述技术方案中，图像时序发生模块用于产生行时钟信号HD、帧时钟信号VD和黑电平补偿控制信号CLP0B，这三个信号直接与行计数器和像元计数器有关，当VC0UNTER或HC0UNTER的值达到预设范围时就产生相应的信号。
[0016]本发明具有以下有益效果:
[0017]采用本发明提出的方法设计时序发生器具有很高的通用性和灵活性:修改各个状态的输出值能改变时序的波形和相互关系；增加输出值的位宽可以扩展输出信号的数量；增加波形划分的状态数可以提高时间分辨率。
[0018]本发明针对CCD驱动时序的周期性特点，提出了一种简单通用的CCD驱动时序发生器设计方法。首先对CCD驱动时序进行分组，将每一组时序的波形划分为若干个基本输出状态，这样CCD各个工作阶段所需的驱动时序都可以由各基本状态组合出来，然后使用摩尔型有限状态机来描述，使时序发生器的设计过程更加简单。
【专利附图】
【附图说明】
[0019]下面结合附图和【具体实施方式】对本发明做进一步详细说明。
[0020]图1中的(a)和(b)分别为全帧(XD面阵结构及基本工作时序示意图。
[0021]图2为时序发生器的模块划分示意图。
[0022]图3为像素时钟发生模块的时序细分示意图。
[0023]图4为像素时钟发生模块的有限状态机描述示意图。
[0024]图5中的(a)和(b)分别为垂直行转移时钟发生模块时序细分及状态机描述示意图。
[0025]图6为控制模块工作状态转移示意图。
【具体实施方式】
[0026]本发明的发明思想为:
[0027]本发明以一个典型的三相全帧CXD结构为例，由光敏区(Image Array)、水平输出寄存器(Horizontal Register)和输出放大器(Output Amplifier)组成。光敏区占整个CCD的绝大部分面积，其上紧密排列有若干横贯整个阵列的电极；光敏区下方是水平输出寄存器，由垂直排列的电极组成，其上覆盖有遮光层；水平寄存器的末端是输出放大器。在光敏区和水平寄存器之间有一个独立的水平电极，起到隔离光敏区和水平寄存器的作用，被称为转移栅(Transfer Gate),主要用于实现(XD电荷垂直方向的米样输出；输出放大器和水平转移寄存器之间是求和栅(SummingGate)，主要用于对CCD输出图像进行水平方向的像元合并(Binning)。
[0028]全帧(XD工作所需的时序信号主要包括:光敏区电极驱动时序νΦ I?νΦ3，水平输出寄存器电极驱动时序ΗΦ1?ΗΦ3，转移栅驱动时钟ΦΤ6，求和栅驱动时钟OSG和输出放大器复位时钟ORG。时序脉冲发生电路除了产生CCD所需的各种驱动时钟外，还要产生系统中的其它时序信号，包括前端信号预处理所需的时序脉冲、控制信号以及图像同步信号。如黑电平箝位补偿控制信号CLP0B、相关双采样的前后采样脉冲SHP和SHD、模数转换时钟CLKADC及帧、行、像素时钟信号等。CLPOB在CCD输出暗电平参考信号时(一般在每帧的开始和每行的头尾)有效；SHP、SHD和CLKADC用于控制相关双采样的位置及模数转换的时刻，由于采样点的位置对采样结果影响很大，过早或过晚都会引起图像信号的损失，因此必须严格与水平驱动时钟同步。帧、行时钟信号用于标识每帧和每行的起止位置，像素时钟用于区分单个像元数据，必须与CLKADC同步。
[0029]从前面对全帧CXD工作时序的分析可以看出，时序可以分为三组:
[0030]a)与水平像素转移密切相关的高频时序脉冲，主要包括ΗΦ1?H03、0SG、0RG、SHP、SHD、CLKADC和像素时钟CLKP，各信号相位关系必须准确；
[0031]b)与垂直行转移有关的时钟，主要包括νΦ I?νΦ 3和ΦΤ6;
[0032]c)与CXD的输出状态有关的时钟，主要包括行时钟信号HD、帧时钟信号VD和黑电平补偿控制信号CLPOB。
[0033]本发明实现的通用的面阵CCD时序驱动发生器使用可编程逻辑器件设计，在进行电路设计时，采用自上而下的设计方法，用不同的模块产生不同组的时序信号。电路划分为6个模块:总线接口模块(3-Wire Bus Interface)、控制模块(Controller)、高频时序发生模块(H-Gen)、垂直行转移时序发生模块(V-Gen)、主时钟发生模块(CLK-Gen)和图像时序发生模块(S-Gen)。
[0034]总线接口模块:使用3-Wire总线接收工作所需的一些可变参数，如进行窗口输出时窗口的开始位置Sstart和结束位置Sstop,垂直Binning的行数NVB和水平Binning的像元数NHB等。模块将串行输入的数据转换成并行参数，并根据地址保存到不同的寄存器中。
[0035]高频时序发生模块:该模块用于产生与水平像素转移密切相关的高频时序脉冲，根据各个时钟的相位关系，可以把输出波形划分为若干状态，CCD工作所需的各种高频驱动时序脉冲由若干个基本状态组合而成，可以用一个摩尔型有限状态机来描述像素时钟发生模块的工作过程。
[0036]垂直行转移时序发生模块:该模块用于产生CXD进行垂直行转移所需的光敏区电极驱动时序，按照像素时钟发生模块的设计思路，将波形进行细分。
[0037]主时钟发生模块的设计该模块为高频时序发生模块和垂直行转移时序发生模块提供状态转移所需的主时钟CLK12fpix和CLK6fline.CLK12fpix由外接时钟源GCK提供，CLK6fline由CLK12fpix分频得到。如果CLK12fpix频率较高，则可以使用器件内部的PLL(Altera公司的FPGA)或DCM(Xilinx公司的FPGA)硬件资源倍频产生。
[0038]控制模块的设计:该模块用于控制各模块协调工作。将CCD的工作过程分为空闲、光积分、垂直行转移、水平像素转移和快速擦除五个基本状态。相机开机后CCD进入空闲状态，接收到拍摄指令后进入光积分状态，达到规定的积分时间后进行电荷包的转移输出，在垂直行转移和水平像素转移两个状态之间不断循环，所有的行输出完成后又进入空闲状态。如果要进行图像的窗口输出，则在电荷包转移过程中进入快速擦除状态，对不感兴趣的行进行快速擦除；如果要实现垂直方向的M像元合并，则在电荷包转移过程中连续垂直转移M行后再进行水平像素转移。
[0039]图像时序发生模块的设计该模块用于产生行时钟信号HD、帧时钟信号VD和黑电平补偿控制信号CLP0B，这三个信号直接与行计数器和像元计数器有关，当VC0UNTER或HC0UNTER的值达到预设范围时就产生相应的信号。
[0040]各模块的集成及综合实现:目前有很多EDA开发工具都支持使用有限状态机进行顶层输入，如Xilinx ISE中的StateCAD等。将各模块的状态机分别输入到StateCAD中，转换为可综合的VHDL语言，主时钟发生模块和图像时序发生模块则直接使用VHDL语言进行行为描述，最后进行综合和实现。
[0041 ] 下面结合附图对本发明做以详细说明。
[0042]图1给出了一个典型的三相全巾贞(XD结构，由光敏区(Image Array)、水平输出寄存器(Horizontal Register)和输出放大器(Output Amplifier)组成。光敏区占整个CO)的绝大部分面积，其上紧密排列有若干横贯整个阵列的电极；光敏区下方是水平输出寄存器，由垂直排列的电极组成，其上覆盖有遮光层；水平寄存器的末端是输出放大器。在光敏区和水平寄存器之间有一个独立的水平电极，起到隔离光敏区和水平寄存器的作用，被称为转移栅(Transfer Gate),主要用于实现CCD电荷垂直方向的米样输出；输出放大器和水平转移寄存器之间是求和栅(SummingGate)，主要用于对CCD输出图像进行水平方向的像元合并。
[0043]全帧(XD工作所需的时序信号主要包括:光敏区电极驱动时序νΦ I?νΦ3，水平输出寄存器电极驱动时序ΗΦ1?ΗΦ3，转移栅驱动时钟ΦΤ6，求和栅驱动时钟OSG和输出放大器复位时钟ORG。
[0044]CXD的整个工作过程可以分为三个阶段:(I)光积分:相机快门打开，CXD进行光积分，将物像转换成空间分布的电荷包；(2)电荷包转移输出:电荷包依次从输出放大器输出；(3)空闲:CCD完成光积分和电荷输出后等待拍摄下一帧图像。各阶段的典型驱动时序如图1所示。
[0045]光积分阶段中驱动时钟的主要任务是在CCD光敏区阵列中形成收集光电荷的势阱和隔离电荷的势垒，需要给势阱电极施加高电平，给势垒电极施加低电平，因此νΦΙ?νΦ3、ΦΤ6保持为固定的高低电平。水平输出寄存器则应一直处于电荷转移状态，以便将其中的残留电荷和热生电荷及时通过输出放大器排泄掉，所以ΗΦ1?ΗΦ3、OSG和ORG按时序输出。达到规定的积分时间后，光积分结束，由于机械快门的开启和关闭需要时间，所以必须等快门完全关闭后才能进入电荷包转移输出阶段，以免造成图像出现拖尾模糊。电荷包转移输出阶段由垂直行转移和水平像素转移构成。光敏区电荷首先整体垂直转移一行，离水平输出寄存器最近的一行被转移到其中，然后逐像元水平转移到输出放大器进行输出。一行像兀读出完成后，光敏区电荷再整体垂直转移一行，
[0046]如此往复，直到所有的行都被转移输出。垂直行转移时，νΦΙ?νΦ3和ΦΤ6为交迭时钟，驱动电荷进行行转移，ΗΦ I?ΗΦ 3和OSG保持固定的高低电平，形成独立势阱接收电荷包；水平像素转移时，νΦΙ?ΥΦ3和ΦΤ6保持固定的高低电平，存储未输出的电荷，ΗΦ1?ΗΦ3和OSG为交迭时钟，驱动电荷进行水平转移，ORG为脉冲，对输出放大器进行复位。有的CCD垂直转移和水平转移同时进行，通过TG进行隔离，以缩短读出时间。当电荷转移结束后，CXD进入空闲阶段，νΦΙ?νΦ3和ΦΤ6保持为低电平，ΗΦ1?ΗΦ3、OSG和ORG按水平转移时序输出。
[0047]高分辨率大面阵CCD相机系统的时序发生器设计具有一定的难度。当CCD没有可用的专用芯片或专用芯片不能满足需求时，必须进行自行设计，使用可编程逻辑器件进行实现是较好的选择。下面提出一种较为简便的设计方法。从前面对全帧CCD工作时序的分析可以看出，时序可以分为三组:
[0048]a)与水平像素转移密切相关的高频时序脉冲，主要包括ΗΦ I?ΗΦ3、OSG、
[0049]Φ RG、SHP、SHD、CLKADC和像素时钟CLKP，各信号相位关系必须准确；
[0050]b)与垂直行转移有关的时钟，主要包括νΦ I?νΦ 3和ΦΤ6;
[0051]c)与C⑶的输出状态有关的时钟，主要包括行时钟信号HD、帧时钟信号VD和黑电平补偿控制信号CLPOB。
[0052]在进行电路设计时，采用自上而下的设计方法，用不同的模块产生不同组的时序信号。电路划分为6个模块:总线接口模块、控制模块、高频时序发生模块、垂直行转移时序发生模块、主时钟发生模块和图像时序发生模块，如图2所示。
[0053]所述的总线接口模块的及高频时序发生模块的设计:
[0054]总线接口模块使用3-Wire总线接收工作所需的一些可变参数，如进行窗口输出时窗口的开始位置Sstart和结束位置Sstop,垂直Binning的行数NVB和水平Binning的像元数NHB等。模块将串行输入的数据转换成并行参数，并根据地址保存到不同的寄存器中。
[0055]高频时序模块用于产生与水平像素转移密切相关的高频时序脉冲，根据各个时钟的相位关系，可以把输出波形划分为若干状态，图3给出了对前述高频驱动时序进行划分的结果，波形一共被划分为13个基本输出状态。
[0056](XD工作所需的各种高频驱动时序脉冲由上述13个基本状态组合而成:(XD进行垂直行转移时，输出SO状态的信号，进行水平像素转移时，则连续不断地依次输出SI?S12的信号，每输出一个周期，就完成一次水平像素转移。可以用一个摩尔型有限状态机来描述像素时钟发生模块的工作过程，如图4所示。每个状态的时钟信号并在一起用一个8位的逻辑向量HOUT表示。
[0057]各状态的转移关系由控制信号GoLineTransfer和GoPixTransfer决定:GoLineTransfer为I时，表明CXD处于垂直行转移阶段，电路进入SO状态，输出垂直行转移所需的驱动时钟；GoPiXTranSfer为I时，表明CXD处于水平像素转移阶段，电路依次进入SI?S12状态，并不断循环，产生水平像素转移所需的驱动时序。各状态的转移由外部时钟CLK12fpix触发，其频率为像素时钟频率fpix的12倍。为了实现水平像元合并，需要一个计数器对输出的ΗΦ 3信号进行计数，然后产生Φ SG信号，计数器的溢出值由合并的像元数NHB确定。
[0058]所述的垂直行转移时序发生模块的设计:
[0059]该模块用于产生CCD进行垂直行转移所需的光敏区电极驱动时序，按照像素时钟发生模块的设计思路，将波形进行细分，细分结果如图5所示。[0060]CXD光敏区电极驱动时序信号都由上述8个基本状态组合而成:空闲时，输出SS状态的信号；光积分和水平像元转移时，输出SO状态的信号；垂直行转移时，则连续不断地依次输出SI?S6的信号，每输出一个周期，就完成一次垂直行转移。同样用一个摩尔型有限状态机来描述，如图5(b)所示。各状态的转移关系由三个控制信号决定:当CCD处于空闲状态时，GoIdle为I,进行光积分或水平像素转移时，GoPixTransfer为I,进行垂直行转移时，GoLineTransfer为I。各状态的转移由外部时钟CLK6fline触发，其频率是行转移频率fline的6倍。CO)进行电荷转移输出时，只需轮流使GoLineTransfer和GoPixTransfer为1，使C⑶垂直转移一行后进行水平转移。如果要实现垂直方向的M像元合并，则只需延长GoLineTransfer的有效时间，使CXD连续转移M行后再进行水平像素转移。
[0061]所述的主时钟发生模块的设计及控制模块设计:
[0062]主时钟模块为高频时序发生模块和垂直行转移时序发生模块提供状态转移所需的主时钟CLK12fpix和CLK6fline.CLK12fpix由外接时钟源GCK提供，CLK6flineCLK12fpix分频得到。如果CLK12fpix频率较高，则可以使用器件内部的PLL(Altera公司的FPGA)或DCM(Xilinx公司的FPGA)硬件资源倍频产生。
[0063]控制模块用于控制各模块协调工作，将CCD的工作过程分为空闲、光积分、垂直行转移、水平像素转移和快速擦除五个基本状态。相机开机后CCD进入空闲状态，接收到拍摄指令后进入光积分状态，达到规定的积分时间后进行电荷包的转移输出，在垂直行转移和水平像素转移两个状态之间不断循环，所有的行输出完成后又进入空闲状态。如果要进行图像的窗口输出，则在电荷包转移过程中进入快速擦除状态，对不感兴趣的行进行快速擦除；如果要实现垂直方向的M像元合并，则在电荷包转移过程中连续垂直转移M行后再进行水平像素转移。这一工作过程可以用一个有限状态机来描述，如图6所示。
[0064]外部提供给该模块的控制信号主要有:光积分起止触发信号TRG和窗口输出控制信号SUB。所需的运行参数除了总线接口提供的Sstart、Sstop和NVB外，还有C⑶行数NL和列数NP。
[0065]模块中设计三个计数器:(I)模为NL的计数器对νΦ3的下降沿进行计数，计数值VC0UNTER为已经转移的行数；(2)模为NP的计数器对ΗΦ3的下降沿进行计数，计数值HC0UNTER为某行中已经转移的像元数；(3)模为NVB的计数器对νΦ 3的下降沿进行计数，计数值BC0UNTER为已经合并的行数。
[0066]所述的图像时序发生模块的设计及各模块的集成及综合实现该模块用于产生行时钟信号HD、帧时钟信号VD和黑电平补偿控制信号CLP0B，这三个信号直接与行计数器和像元计数器有关，当VC0UNTER或HC0UNTER的值达到预设范围时就产生相应的信号。
[0067]目前有很多EDA开发工具都支持使用有限状态机进行顶层输入，如XilinxISE中的StateCAD等。将各模块的状态机分别输入到StateCAD中，转换为可综合的VHDL语言，主时钟发生模块和图像时序发生模块则直接使用VHDL语言进行行为描述，最后进行综合和实现。
[0068]本发明时序驱动器芯片采用Xilinx公司的Virtex-1I Pro系列FPGA — XC2VP20，在Xilinx公司的ISE8.2开发软件下，使用硬件描述语言(VHDL)FPGA内部功能模块进行描述，采用自上而下的开发方法，实现了高层次复杂逻辑的设计，使逻辑关系非常清晰，降低了逻辑设计的复杂性，从而实现了硬件设计的软件化。[0069]显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。
【权利要求】
1.一种通用的面阵CXD时序驱动发生器，其特征在于，包括:总线接口模块，控制模块，图像时序发生模块，垂直转移时序发生模块，主时钟发生模块,高频时序发生模块； 所述总线接口模块与控制模块相连，与高频时序发生模块相连；所述控制模块与图像时序发生模块相连，与垂直转移时序发生模块相连，与高频时序发生模块相连；所述的主时钟发生模块与高频时序发生模块相连，与垂直转移时序发生模块相连。
2.根据权利要求1所述的通用的面阵CCD时序驱动发生器，其特征在于，总线接口模块使用3-Wire总线接收工作所需的可变参数，该可变参数包括进行窗口输出时窗口的开始位置Sstart和结束位置Sstop,垂直Binning的行数NVB和水平Binning的像元数NHB ；模块将串行输入的数据转换成并行参数，并根据地址保存到不同的寄存器中。
3.根据权利要求1所述的通用的面阵CCD时序驱动发生器，其特征在于，高频时序发生模块用于产生与水平像素转移密切相关的高频时序脉冲，根据各个时钟的相位关系，可把输出波形划分为若干状态。
4.根据权利要求1所述的通用的面阵CCD时序驱动发生器，其特征在于，垂直行转移时序发生模块用于产生CCD进行垂直行转移所需的光敏区电极驱动时序，按照像素时钟发生模块的设计思路，将波形进行细分。
5.根据权利要求1所述的通用的面阵CCD时序驱动发生器，其特征在于，主时钟发生模块为高频时序发生模块和垂直行转移时序发生模块提供状态转移所需的主时钟CLK12fpix和CLK6fline.CLK12fpix由外接时钟源GCK提供，CLK6fline由CLK12fpix分频得到；如果CLK12fpix频率较高，则可以使用器件内部的PLL或DCM硬件资源倍频产生。
6.根据权利要求1所述的通用的面阵CCD时序驱动发生器，其特征在于，控制模块用于控制各模块协调工作，将CCD的工作过程分为空闲、光积分、垂直行转移、水平像素转移和快速擦除五个基本状态； 相机开机后CCD进入空闲状态，接收到拍摄指令后进入光积分状态，达到规定的积分时间后进行电荷包的转移输出，在垂直行转移和水平像素转移两个状态之间不断循环，所有的行输出完成后又进入空闲状态；如果要进行图像的窗口输出，则在电荷包转移过程中进入快速擦除状态，对不感兴趣的行进行快速擦除；如果要实现垂直方向的M像元合并，则在电荷包转移过程中连续垂直转移M行后再进行水平像素转移。这一工作过程可以用一个有限状态机来描述。
7.根据权利要求1所述的通用的面阵CCD时序驱动发生器，其特征在于，图像时序发生模块用于产生行时钟信号HD、帧时钟信号VD和黑电平补偿控制信号CLP0B，这三个信号直接与行计数器和像元计数器有关，当VC0UNTER或HC0UNTER的值达到预设范围时就产生相应的信号。
【文档编号】H04N5/378GK103795944SQ201410029537
【公开日】2014年5月14日 申请日期:2014年1月22日 优先权日:2014年1月22日
【发明者】任航 申请人:中国科学院长春光学精密机械与物理研究所