专利名称：测试半导体器件的方法和设备的制作方法
技术领域：
本发明涉及适用于测试内装有快速读/写型存储器的半导体器件的半导体器件测试方法和设备。
在进行关于本发明的现有技术的解释之前，将参照
图1对半导体集成电路(IC)测试仪的一般概况进行描述。
通常由TES表示的IC测试仪包括主控制器13、图形发生器14、时序发生器15、波形形成器16、驱动器17、逻辑比较器12、信号读出电路11、故障分析存储器18、逻辑幅度参考电压源19、比较参考电压源21和装置电源22。
一般，主控制器13是由一个计算机系统构成的并在由用户制备的测试程序的控制下进行工作，主要控制图形发生器14和时序发生器15。图形发生器14产生测试图形数据，该测试图形数据由波形形成器16变换为与实际信号相同波形的测试图形信号。测试图形信号被提供给驱动器17，作为设置在逻辑幅度参考电压源19的幅度值波形从驱动器17输出该信号，并施加到在测试的DUT的一个存储器，存储在该存储器中。
在测试的半导体器件DUT的一个存储单元的响应信号读出被提供到信号读出电路11，在该电路中其逻辑值被读出，也就是说，通过选通脉冲进行取样。逻辑比较器12比较读出的逻辑值与图形发生器14馈送的期望值。如果发现逻辑值与期望值之间不匹配，则判断读出响应信号的地址的存储单元发生故障，并且当这种故障每次都发生时，这个故障地址被存储在故障分析存储器18中，用于在测试完成以后，判断该故障单元是否可修复。
图1表示仅对于一个接脚的测试仪配置的图，但是在实际中描述的配置是对于DUT的存储器的每个接脚的，也就是说，对于每个接脚，测试图形都要输入到DUT的存储器并从中读出响应信号。
在各种存储器中有一种与时钟同步地执行将数据写入存储器和从存储器读出数据操作的存储器(下文也称为半导体器件)。
图2表示这种存储器是如何进行读出的。图2A表示从存储器的一个接脚输出的由虚线划分为相应的测试周期TD1、TD2、TD3、…的各数据段DA、DB、DC、…。图2B表示从该存储器输出的时钟DQS。如图所示，各数据段DA、DB、DC、…是与时钟DQS同步地从存储器输出的。当半导体IC在实际使用中时，时钟被用作同步信号(数据选通)通过各数据段DA、DB、DC、…到其它的各个电路。
这种类型的半导体器件的测试包括测量时钟(下文称为参考时钟)DQS的上升与下降定时和数据的变化点之间的时间差或间隔(相位差)dI1、dI2、dI3、…的一项。时间差越小，响应越快并因此性能特性水平越高。换言之，在测试中存储器的质量取决于上述的时间差。
因为半导体器件(存储器)在实际使用中，来自时钟源的时钟被施加到半导体器件的一个电路上，从该电路输出的数据是与时钟同步。因此，在利用测试仪的半导体测试中，时钟也从测试仪馈送到在测试中的半导体器件并通过其内部电路，而后连同数据一起从半导体器件输出，作为提供输出数据到测试仪的参考时钟DQS。测试仪测量测量的参考时钟DQS的上升与下降的定时和各数据段DA、DB、DC、…的变化点之间的参考时钟DQS的上升和下降定时和时间间隔dI1、dI2、dI3、…。
因为如上所述，参考时钟DQS是通过其内部以后从在测试中的半导体器件中输出的，所以参考时钟DQS的上升与下降定时受到在测试中的半导体器件的内部电路操作和诸如周围温度之类的环境条件的很大影响。例如，如图3所描述，其中表示出从在测试中的不同半导体器件A、B和C输出的参考时钟脉冲DQSA、DQSB和DQSC，这些参考时钟脉冲DQSA、DQSB和DQSC是由相位区分的。这些相位差不仅是由于器件与器件之间而差异造成的，而且还由于与各自相关存储器地址的差别以及每个参考时钟的上升与下降定时的抖动J引起的，上述抖动是由于延长操作周期使器件的温度增加引起的，如由虚线所表示的。
由于设置在定时上的测量点相对于在测试中的器件的性能特性变化或波动具有太宽的安全裕度，存在着正常工作的器件被判断为有故障的担心，特别是随着器件的工作频率的增加，这种误判断的可能性变得更大。
从而，需要精确地测量参考时钟DQS的上升与下降的定时和各数据段DA、DB、DC、…的变化点之间的时间间隔dI1、dI2、dI3、…。这要求精确的测量参考时钟DQS的上升与下降的定时。
为此，在现有技术中习惯上测量参考时钟DQS的上升与下降定时，另一方面逐渐移动该定时，以便施加选通脉冲到测试仪的信号读出电路，测量结果被应用于测量时间间隔dI1、dI2、dI3、…。
图4是表示用于测量参考时钟DQS的上升与下降的定时的方框图。电平比较器10包括一对电压比较器CP1和CP2，通过这些比较器判断从半导体器件DUT输出的参考时钟DQS的逻辑值是否满足正正常条件。电压比较器CP1判断参考时钟DQS的逻辑“H”值的电压值是否高于正常电压值VOH。电压比较器CP2判断参考时钟DQS的逻辑“L”值的电压值是否低于正常电压值VOL。
这些判断结果被提供到信号读出电路11，该电路测量参考时钟DQS的上升与下降定时。当每个结果都施加以选通脉冲STB时，信号读出电路11读出此时的逻辑值。
图5A表示为每个测试周期TD提供的参考时钟DQS。图5B表示通过测试周期TD施加到信号读出电路11的选通脉冲STB。如图5B所示，选通脉冲STB相对于参考时钟DQS相移τT。亦即，对于每个测试周期，选通脉冲STB被施加到信号读出电路11读出(取样)从电压比较器CP1和CP2的1输出。虽然在图4中未示出，但电压比较器CP2的输出侧的配置与电压比较器CP1的配置是一样的。
逻辑比较器12比较从信号读出电路11输出的逻辑值与预定的期望值(在图4的例子中，逻辑“H”值)，并当匹配时，输出指示在测试中的的器件或存储器单元是无故障的的通过信号PA(图5C)。根据选通脉冲STB1(图5B)的产生定时(选通脉冲STB的产生定时是已知的)，信号读出电路11响应于读出从电平比较器10输出的反相值为逻辑“H”值，检测从测试周期的开始到选通脉冲STB1的时间T1，并且从而确定参考时钟DQS的上升定时。
在参考时钟DQS上升到逻辑“H”值后开始重新检测参考时钟DQS的下降定时，且与上升定时的确定一样，根据通过选通脉冲STB确定下降定时，信号读出电路11响应于读出从电压比较器CP2输出的反相值为逻辑“H”值，来确定参考时钟DQS的下降定时。
如上所述，通常是利用装在半导体器件测试仪中的信号读出电路11并且利用施加到信号读出电路11的选通脉冲STB的定时测量装置来测量时钟DQS产生的定时。因此，仅为了测量参考时钟DQS的上升和下降定时，就需要重复测试周期TD，结果要花费大量时间测量时间间隔dI1、dI2、dI3、…。
另外，参考时钟DQS的上升和下降定时必须对在测试中的存储器的所有地址都进行测量，并且为了排除由于器件温度的增加引起的如上所述抖动的影响，参考时钟DQS的上升和下降定时的测量必须包含对所有测试图形的测量，因此特别费时间。
通过加宽相应各选通脉冲STB之间的相位差τT，从而减少进行重复测试周期的次数，缩短参考时钟DQS的上升和下降定时测量的时间是可能的，但是这种加宽相位差τT会降低参考时钟DQS的上升和下降定时的测量精度，结果损害了参考时钟DQS与各数据段DA、DB、DC、…的变化点之间的时间间隔dI1、dI2、dI3、…的测量值的精度。
因此，本发明的一个目的是提供一种半导体器件的测量方法和设备，允许快速、精确地测量上升和下降瞬变点或参考时钟的定时。
本发明的另一个目的是提供一种半导体器件的测量方法和设备，要求所有测试图形仅一次产生并且因此能够进行在短时间和具有高精度情况下对半导体器件实施通过/故障测试。
根据本发明的半导体器件测试方法按照从在测试中的器件输出的相应各数据段的变化点与从在测试中的器件输出数据同步地从测试中的器件输出的参考时钟的变化点(上升和下降瞬变点)之间的相位差(时间差)评估一个在测试中的器件。产生的多相位脉冲相对于每个测试周期的一个预定相位位置被顺序地逐渐地产生相移，并且该多相位脉冲被用作选通脉冲取样参考时钟并且从该取样输出中检测参考时钟的变化点的相位。
按照本发明方法的一个方面，检测的参考时钟的变化点的相位被变换为对应的多相位脉冲的相位数并存储在一个存储器中，从该存储器中读出这些多相位的相位数，根据如上所述相位差评估在测试中的器件。
参考时钟的的各变化点的相位检测和检测的相位变换到对应的相位数是对半导体器件的所有地址进行的，并且变换的相位数被存储在存储器的对应于在测试中的器件的那些地址中。通过从存储器中的对应信号将被施加到在测试中的器件的地址读出各相位数而得到上述相位差。
另一种方案，根据在器件评估时施加到在测试中的器件产生的测试图形的次序，执行参考时钟的各变化点的相位检测和变换检测的相位为相位数。变换的相位数被存储在存储器中表示产生测试图形的次序的地址中，并且通过从存储器中的指示测试图形的产生次序的地址读出相位数而得到上述的相位差。
按相应于从存储器读出的相位数的定时预置，产生选通脉冲，并且按这个选通脉冲的定时，从在测试中的器件中读出输出数据的逻辑值，获得用于对在测试中的器件的评估的如上所述的相位差。
按照本发明方法的另一个方面，从在测试中的器件输出的数据被由多相位脉冲形成的选通脉冲进行取样，然后利用由多相选通脉冲的取样输出检测输出数据的变化点的相位，即，数据的上升和下降的变化点的相位，并且这些检测的输出数据的变化点的位置分别被变换为多相位脉冲的相位数。器件输出数据的的变化点的相位数和参考时钟的变化点的相位数被用作检查，以确定是否器件输出数据与参考时钟的这些变化点之间的相位差在预定的范围内，因此在通过/故障的基础上评估在测试中的器件。
按照本发明的测试设备是一种根据从在测试中的器件输出的相应数据段的变化点和与测试中的器件的输出数据同步的从测试中的器件输出的参考时钟的变化点(上升和下降瞬变点)之间的相位差(时间差)来评估在测试中的器件的设备。通过多相位脉冲产生装置产生一点一点地相移的多相位脉冲形成的选通脉冲。从在测试中的器件输出的参考时钟在多个参考信号读出电路中由相应选通脉冲取样，这些电路的输出被提供到参考相位数输出装置，从该装置紧接着参考时钟的变化点的选通脉冲的相位数输出它们的相位。
按照本发明的另一个方面，从参考相位数输出装置输出的相位数存储在存储器中的相应于施加到在测试中的器件的地址信号的地址。从每个相应于施加到在测试中的器件地址的地址读出的存储器相位数通过一个定时选择器被用于选择预定的选通脉冲产生定时，并且按该选择的定时，由选通脉冲发生器产生选通脉冲。选通脉冲被施加到数据读出电路，读出器件输出数据的逻辑值。
另一种方案，从参考相位数输出装置输出的相位数被存储在存储器中的表示施加到在测试中的器件上的测试图形产生的次序的地址中。每个从存储器的这种地址读出的相位数通过定时选择器用来选择预定选通脉冲产生的定时，并且在该选择的定时由选通脉冲发生器产生选通脉冲。选通脉冲被施加到数据输出读出电路，读出器件输出数据的逻辑值。
按照本发明的另一个方面，每个包括多个数据信号读出电路的多个数据信号读出电路组从在测试中的器件提供每段输出数据，并且在每组的多个数据信号读出电路中，器件输出数据被对应于这些电路的多相位选通脉冲进行取样。从每组的多个数据信号读出电路的输出被提供到数据相位数输出装置，在输出数据的变化点之后，紧接着从这个装置输出选通脉冲的相位数。从相应的数据相位数输出装置输出的相应的相位数和从参考相位数输出装置输出的相位数被提供到通过/故障结果输出部分，按照是否输出数据与参考时钟的变化点之间的相位差落入预定范围内，从该部分输出一个判断结果。
在通过/故障结果输出部分中，检测来自参考时钟相位数输出装置的相位数和来自每个数据相位数输出装置的相位数之间的差，作为相位比较部分的相位差，并且在通过/故障判断部分进行检查，确定是否这些相位差落入预定范围内。
例如在通过/故障结果输出部分，来自参考相位数输出装置的相位数被输入到多个参考表的一个地址并且来自每个数据相位数输出装置的每个相位数被输入到对应的参考表的另外的地址。从相应的各参考表输出指示参考时钟的变化点与相应的各段数据之间的相位差落入预定范围的通过/故障结果。
图1是用于解释常规半导体器件测试仪的一般概况的方框图；图2是用于解释产生与从测试中的半导体器件读出的数据同步的参考时钟的该测试中的半导体器件的工作的定时图；图3是用于解释在从半导体器件输出的参考时钟中如何引起抖动的定时图；图4是用于解释装入到半导体器件测试仪中的电平比较器和信号读出电路对来自在测试中的器件的读出信号进行通过/故障判断的方框图；图5是用于解释在描述在图1的常规半导体器件测试仪中如何测量读出信号的产生定时的定时图；图6是解释按照本发明的一个实施例的测试仪的主要部分的方框图；图7是用于解释图6的测试仪中参考时钟的上升瞬变点检测的定时图；图8是用于解释图6的测试仪中参考时钟的下降瞬变点检测的定时图；图9是以框图形式描述装入到图6的测试仪中的电平比较器10、信号读出电路11和比较/判断装置PF4的具体例子的方框图；图10是用于解释图6的相位数变换装置31的工作的图；图11示出了图6的定时选择器33的一个具体例子的方框图；图12示出了图6的多相位脉冲发生器30的一种改进形式的方框图；图13是说明本发明的另外一个实施例的主要部分的方框图；图14是用于解释图13的相位数变换装置31D的工作的图；图15是用于解释图13的每个相位比较部分60的具体例子的方框图；图16是用于解释图15所示的相位比较部分60的工作的定时图；图17是用于解释图15所示的相位差检测部分60的工作的另一个定时图；图18是用于描述图13的通过/故障判断装置70的一个具体例子的方框图；图19是本发明的另一个实施例的主要部分的方框图；图20A示出了数据相位数与参考相位数之间差的表的一个例子；图20B是以例子的方式表示图19中的参考表80的存储内容的图；图21是说明图6实施例的一种改进形式的方框图；图22是描述图6的相位数输出装置10的改进形式的图。
图6以方框图形式说明实现按照本发明的测试方法的半导体器件测试仪的主要部分。该半导体器件测试仪包括电平比较器10，用于对从半导体器件DUT输出的参考时钟DQS的逻辑值进行判断；多相位发生器30；多个信号读出电路TC1、TC2、TC3、…；多个比较/判断装置PF1、PF2、PF3、…；相位数变换装置31，通过由比较/判断装置PF1、PF2、PF3、…判断结果的变化点被变换为多相位脉冲的相位数；存储器32，用于存储各个相位数；定时选择器33，该选择器根据存储器32读出的相位数，选择性地输出选通脉冲STB的产生定时；和选通脉冲发生器34，用于在由定时选择器33选择的定时上产生选通脉冲STB。
在这个实施例中，多相位发生器30被表示为由具有其设置少量差值的延迟时间的多个延迟元件DY1、DY2、DY3、…构成的。通过提供例如各延迟元件DY1、DY2、DY3、…的延迟时间之间的100皮秒(picosecond)(下文称为PS)的时间差，可能产生100PS的时间间隔的各个脉冲(这些脉冲在下文将被称为多相位脉冲)。
图7A表示在一个测试周期TD中的参考时钟DQS的例子。如图7B所示，多相位脉冲P1、P2、P3、…参考测试周期TD的预定相位位置(通常初始相位位置)在相位上被移相例如100PS。多相位脉冲P1、P2、P3、…被分别施加到信号读出电路TC1、TC2、TC3、…的选通脉冲输入端。
对于信号读出电路TC1、TC2、TC3、…的信号输入端提供有来自电平比较器10的电平比较结果。如图6所示的配置是试图测量参考时钟DQS的上升定时。输入到信号读出电路TC1、TC2、TC3、…的信号是由多相位脉冲P1、P2、P3、…取样的。因此，在信号读出电路TC1、TC2、TC3、…的信号输入端馈送来自比较参考时钟DQS的电平与逻辑“H”值的电压比较器CP1的输出。
在图6中，为了简化起见没有表示出用于测量参考时钟DQS的下降定时的配置，但是，该配置除了从比较参考时钟DQS与逻辑“L”值的电压比较器CP2输出提供到信号读出电路外，其余配置与测量参考时钟DQS的上升定时的配置相同。
图7和8分别表示如何测量参考时钟DQS的上升和下降定时。图7和8描述了从半导体器件DUT的参考时钟输出脚输出的参考时钟DQS波形的一个例子。电平比较器10的电压比较器CP1被馈送有比较电压VOH。当参考时钟DQS的电平高于比较电压VOH时，电压比较器CP1提供逻辑“H”值。
因此，当从电压比较器CP1输出逻辑“H”值后由多相位脉冲之一形成的选通脉冲被施加到信号读出电路时，信号读出电路利用选通脉冲取样逻辑“H”值并输出取样的逻辑“H”值。信号读出电路TC1、TC2、TC3、…的输出例如是0、0、…、0、1、1、…。在各个0的序列的定时转换到各个1序列的定时是由选通脉冲取样输出的定时，该选通脉冲紧接着参考时钟DQS的上升时间。来自信号读出电路TC1、TC2、TC3、…的各个输出，每个表示参考时钟DQS的上升相位。比较/判断装置PF1、PF2、PF3、…比较期望值(在这个例子中是逻辑“H”值)与从信号读出电路TC1、TC2、TC3、…的输出，并且当它们匹配时，比较/判断装置PF1、PF2、PF3、…每个输出指示匹配的逻辑“H”值。
比较/判断装置PF1、PF2、PF3、…每个还进行其比较结果与期望值之间的比较，并且向紧前级的比较/判断装置提供各多相位脉冲之一，该脉冲具有较低的相位数。当发现由紧前级的比较/判断装置的判断结果和它与期望值比较判断的结果之间不一致时，每个比较/判断装置判断其比较结果有效，并输出指示有效性的判断结果P。在图7和8的例子中，示出了比较/判断装置PF4输出逻辑“H”值作为判断结果P的情况。当发现由紧前级的比较/判断装置的判断结果和其与期望值比较的判断结果相一致时，每个比较/判断装置输出逻辑“L”值，作为在这个例子中指示其比较结果无效的判断结果F。
图9以方框的形式示出了比较/判断装置PF4的具体例子，该装置也适用于测量参考时钟DQS的下降定时的电路。因此信号读出电路TC4′连接到电压比较器CP2，并且如图7和8所示，多相位脉冲P4和P4′分别被提供作为信号读出电路TC4和TC4′的选通脉冲输入端的选通脉冲。
比较/判断装置PF4包括门1和门2，用于分别比较期望值EXP与从信号读出电路TC4和TC4′的输出；“或”门G3，用于对门1和门2的输出进行“或”运算；和不一致检测门G4，用于检测“或”门G3的输出和由紧前级的比较/判断装置PF4的判断结果之间的不一致。
参考时钟DQS的上升定时可以通过电压比较器CP1、信号读出电路TC4、门G1、“或”门G3和不一致检测门G4组成的路线进行检测。逻辑“H”值被提供作为测量参考时钟DQS的上升定时的期望值EXP，而逻辑“L”值被提供用于测量参考时钟DQS的下降定时。利用设置在其中的逻辑“H”值的期望值EXP，门G1被启动并监视是否从信号读出电路TC4的输出反相逻辑“H”值。亦即，期望值EXP被用于确定门G1和G2的哪个被启动，因此选择用于检测上升定时的信号读出电路TC4或用于检测下降定时的信号读出电路TC4′的输出。
当信号读出电路TC4的输出反相为逻辑“H”值时，门G1的输出也反相为逻辑“H”值，该值经“或”门G3提供到不一致检测门G4。不一致检测门G4例如由“异或”电路构成，其一个输入端提供紧前级的比较/判断装置PF3的判断结果P/F。
仅当紧前级的比较/判断装置PF3的判断结果P/F不是逻辑“H”值时和信号读出电路TC4的输出是逻辑“H”值时，不一致检测门G4输出逻辑“H”值。逻辑“H”值的输出被输入到图6的变换装置31，而同时它被提供到下一级比较/判断装置PF5。在下一级比较/判断装置PF5中，连接到上面的信号读出电路TC5输出逻辑“H”值，但因为比较/判断装置PF5正在从前级比较/判断装置PF4馈送逻辑“H”值，不一致检测门G4不输出不一致检测结果，而代之以提供指示判断结果的无效的逻辑“L”值。
利用这种配置，对于电平比较输出逻辑“H”值(有效P)，对于第一次超过比较电压VOH设置的参考时钟DQS的电平后，仅馈送各多相位脉冲之一到一个比较/判断装置。同样，第一级比较/判断装置PF1的不一致检测门G4被馈送有作为前级判断的结果的逻辑“L”值。因此，当信号读出电路TC1连接到逻辑“H”值时，比较/判断装置PF1输出逻辑“H”值的不一致检测信号，在测试周期TD的开始，检测具有上升沿的参考时钟DQS。
图6的相位数变换装置31从比较/判断装置PF1、PF2、PF3、…中读出其输出并变换对应的提供“有效P”输出的比较/判断装置的相位数的数，以输出最小可能比特数的数据。亦即，在本实施例中，相位数变换装置31输出指示多相位脉冲的相位数的数据，信号读出电路的输出使得比较/判断装置PF1、PF2、PF3、…的通过/故障结果为“有效P”。
图10示出了变换装置31的变换算法。最好是信号读出电路TC和比较/判断装置PF的数量足够的大，以设置提供充分满足在测试中的器件规范的测量精度的选通脉冲间隔。这个例子具有8个比较/判断装置PF1到PF8。当每个都提供“有效P”输出时，图10的虚线框示出了比较/判断装置PF1到PF8的输出状态(“有效P”输出是由1表示的和“无效F”输出是由0表示的)。例如，当比较/判断装置PF8产生“有效P”输出时，如在PF8行所示其它比较/判断装置PF7到PF1都输出0。同样，当比较/判断装置PF7产生“有效P”输出时，如在PF7行所示其它比较/判断装置PF8和PF6到PF1都输出0。当8个比较/判断装置PF8到PF1的任何一个输出逻辑“H”值时，在从比较/判断装置PF8到PF1输出的“0、1”行中的“1”的位置是由数字值1到8中的一个表示，然后从该数字值中减去数字“1”，并且减后的值被变换为8段数字数据D0到D7之一，在这个说明的例子中这些数据D0到D7是4比特的。各段4比特数字数据D0到D7可以作为代表多相位脉冲P1到P8的相位序列的数字进行处理。利用4比特数字，8个比较/判断装置PF1到PF8的输出可以被变换为16个相位数0到15，并被存储在存储器32中。实际上，4比特寄存器被连接到比较/判断装置PF1到PF8的输出端并且8段数字数据D0到D8被预存储在各寄存器中，使得4比特数字数据被连接到输出逻辑“H”值的比较/判断装置PF1到PF8之一的寄存器读出。
比较/判断装置50和相位数变换装置31构成相位数输出装置110，该装置读出信号读出电路40的输出并输出紧接着参考时钟DQS的变化点(上升或下降)的选通脉冲的相位数。
如上所述，通过例如变换8比特的判断结果为4比特相位数数据，可以降低存储器32的存储容量。还可能使用如图21所示描述的配置，其中信号读出电路40的输出(在图10的例子中是8比特)被存储在存储器32并且信号读出电路40读出的存储器32的输出利用相位数输出装置110变换为对应的相位数。但是，在这个例子中，存储器32的存储容量需要大于图6的情况。
在图6的实施例中，从图形发生器14提供到半导体器件DUT的X和Y地址被地址变换器35变换为适合的地址(适合于应用到存储器32)，并且存储在存储器32中的对应于将被馈送到半导体器件DUT的地址的地址中。因此，假设存储器32具有对应于将被进行测试(亦即将被进行测试的地址)的半导体器件DUT的地址的全部地址空间。存储器32也可以是用于不同目的的存储器的一个未被使用的存储区。
在测试半导体器件DUT的之前，执行向所有地址写入和从所有地址读出，然后对每个提供到器件DUT的地址测量在读出期间输出的参考时钟DQS的上升和下降定时，并且将作为测量结果获得的多相位脉冲的相位数存储到存储器32中。对于参考时钟DQS的下降定时的测量，是利用将逻辑“L”值作为期望值EXP提供到图9的门G1和G2，启动由电压比较器CP2、信号读出电路TC′4和门G2、G3和G4组成的路线。正如从前面相对图8所给出的描述将可以理解的那样，参考时钟DQS的下降定时是按照对应的相位数数据提供的。
上面描述了测量参考时钟DQS的上升和下降定时并且将测量的结果写入存储器32，接下来说明测量半导体器件DUT。
在半导体器件DUT的测量中，包含在由图6的图形发生器14产生的测试图形中的一个地址被提供到器件DUT，并从其对应的地址读出数据，同时，当之前曾对该地址作过读出存储器32的访问时，从该地址输出对应于参考时钟DQS的上升和下降定时的测量结果(多相位脉冲的相位数)。因此读出的测量结果被馈送到定时选择器33，该选择器选择用于将选通脉冲STB施加到信号读出电路11的定时，以便读取器件DUT读出的数据。
图11描述了图6的定时选择器33的一般概况。定时选择器33包括定时存储器33A，其中存储有用于产生选通脉冲STB的定时值；选择器33B，用于按照存储器32读出的测量结果，选择定时存储器33A中的各个产生定时值中的任何一个。
在定时存储器33A中，存储有16种定时值，诸如200PS、300PS、400PS、500PS、…。每个时间值对应于有关测试周期TD的初始相位位置的时间，并指示测量的参考时钟DQS的上升和下降定时。由这种时间值指示的定时被用作用于测量它与数据的变化点之间的每个时间间隔dI1、dI2、dI3、…的参考相位位置。按照在存储器32读出的测量结果选择时间值中的一个并且所选择的时间值被输入到选通脉冲发生器34。
在选通脉冲发生器34中，将被器件DUT读出的数据的变化点的时间(一个预定值)与定时选择器33馈送的时间值进行相加或相减。选通脉冲发生器34在这样计算出的该定时处产生选通脉冲STB，并且施加该脉冲到信号读出电路11(图6)，以读取器件DUT的读出数据，检验数据的变化点是否实际上出现在选通脉冲STB的定时处。
亦即，半导体器件的设计者事先掌握作为一个设计值的参考时钟DQS的上升和下降定时与半导体器件读出的数据变化点之间的时间间隔。因此，如果参考时钟DQS的上升和下降定时被预先测量并因此为已知的，则根据已知的参考时钟DQS的上升和下降定时，通过检验在预定时间范围内的数据变化点的存在，可以实现精确测试。
虽然上述实施例已经描述了对在测试中的半导体器件的每个地址测量参考时钟DQS的上升和下降定时，但是本发明还可应用到考虑到例如由于延长其工作周期使半导体器件的温度的上升，引起参考时钟DQS的上升和下降定时逐渐变化的情况下测试半导体器件。
在这种情况下，正如由图6的虚线表示的，设置周期计数器36，对由图形发生器14产生的测试图形的周期数计数。指示当前的测试图形周期的周期计数器36的计数值由地址变换器35变换为访问存储器32的地址。
在测试之前，在每个读出模式中，在每个参考时钟上升和下降定时的所有测试图形的产生期间，按与以前描述的相同方式测量从在测试中的半导体器件输出的测试图形，并且测量的结果被存储在存储器32中。在对每一个测试图形测量参考时钟DQS上升和下降定时以后，测试开始。在测试中，从存储器32读出对参考时钟DQS上升和下降定时的测量的结果并且被用于确定读出在测试中的器件的读出数据的选通脉冲STB的产生定时。因此，即使参考时钟DQS的定时随着时间而逐渐变化，数据读出定时也相应地变化；使得可能对由于在测试中的器件的温度上升引起的参考时钟DQS上升和下降定时的抖动或漂移进行测试。
图12以方框图的形式示出了多相位脉冲发生器30的一种修改形式。在这个实施例中，具有相同延迟但如1 00PS(皮秒)的短延迟时间的延迟元件DY1、DY2、DY3、…被级联连接，以便从级联连接的延迟元件DY1、DY2、DY3、…提供微小相位差的多相位脉冲。
如上所述，按照本发明，在每个测试周期测量每个被测试地址的参考时钟变化点的相位并预存储在存储器32中，以及在每个测试周期中，根据存储器32读出的相位，确定参考时钟的上升和下降定时与从在测试中的器件输出数据变化点之间的相位差，这就保证了正确地测试半导体器件并排除了将无缺陷或正常半导体器件误判为有缺陷器件的可能性。
另外，按照本发明，因为利用在图7和8中所述的多相位脉冲P1、P2、P3、P4、P5、…和P1′、P2′、P3′、P4′、P5′、…，在一个测试周期中测量参考时钟DQS上升和下降定时，可以用比过去短得多的时间进行测试。结果，可以短时间和高精度地测试这种类型的半导体器件，并且因此可以改善测试设备工作效率。
再有，因为对参考时钟上升和下降定时的测量结果被变换为多相位的相位数，数据的比特数可以很小。这就降低了存储器32的存储容量，使这个电路的额外成本降到最小。
接下来，将参照图13描述允许进一步降低测试时间的本发明的第二实施例。在图13中，对应于图6的部件是由相同的标号表示的。在这个实施例中，从在测试中的半导体器件输出的数据段D0、D1、…分别由电平比较器10D、10D、、…和10R与参考时钟DQS进行电平比较。比较结果被提供到信号读出电路40D、40D、、…和40R，并且利用由多相位发生器30产生的多相位脉冲形成的选通脉冲STB测量所有数据段D0、D1、…的上升或下降时间以及参考时钟DQS的上升或下降时间。电平比较器10D和10R、信号读出电路40D和40R和比较/判断装置50D和50R在结构上分别与图6的电平比较器10、信号读出电路40和比较/判断装置50相同。与以前相对于图7描述的一样，这个实施例将结合检测参考时钟DQS的上升定时和数据段D0、D1、…进行描述。
信号读出电路40D和40R的输出被馈送到比较/判断装置50D和50R，比较/判断装置判断紧接着数据段D0、D1、…和所有参考时钟脉冲DQS这些多相位脉冲的上升沿的相位。
比较/判断装置50D和50R执行与前面相对于图9描述相同的判断操作。亦即，仅对应于紧接着来自在测试中的器件的数据或参考时钟的上升沿的选通脉冲的相位的比较/判断装置PF输出逻辑“H”值1而对于其它各比较/判断装置PF都输出逻辑“L”值0。
当判断紧接着数据段D0、D1、…和参考时钟DQS的选通脉冲的的上升沿相位时，比较/判断装置50D和50R将判断结果提供到数据相位数变换装置31D和参考相位数变换装置31R，通过这些装置在判断结果中的各“1”位置被分别变换为数据相位数DNO和参考相位数RNO。
图14表示数据相位数变换装置31D(31R)的变换算法，该算法是与图10的算法大致相同的。但是，在图14中，指示从比较/判断装置PF1到PF8输出的0、1行中的“1”位置的数字值被变换为未被减1的数字数据段F1到F8之一，并且作为数据相位数DNO，输出经变换的数字数据。同样，参考相位数变换装置31R也变换指示从比较/判断装置50R输出的0、1行中的“1”位置的数字值为对应的数字数据，并且作为参考相位数RNO将其输出。这可以通过利用诸如前面参照图10描述的配置进行，亦即，其中存有对应于相应数字数据段F1、F2、…的相位数的寄存器被连接到每个用于输出数据PF的比较/判断装置和用于参考时钟PF的比较/判断装置的输出侧，并且相位数被从连接的寄存器输出到具有输出逻辑值1的比较/判断装置PF。
由数据相位数变换装置31D变换的数据相位数DN0和由参考相位数变换装置31R变换的参考相位数RN0表示规定每个数据段D0、D1、…的上升定时和参考时钟DQS的上升定时的相位。这些相位数DNO、…和RNO通过相位比较部分60进行比较。
图15表示相位比较部分60的具体例子，它是由一个数字减法器构成的，其中数据相位数DNO被输入到该减法器的正输入端和参考相位数RNO被输入到其负输入端。
因此，例如，当如图16所示数据相位数DNO是“6”并且参考相位数RNO是“3”时，相位比较部分60输出X＝6－3＝3。因此得到数据波形101与参考时钟波形102前沿之间的相位差d1。在图16描述了分别对应于数据相位数DNO＝6和参考相位数RNO＝3的判断输出的0、1阵列，该各阵列等效于与之相对应的图14的各行。
当如图17所示数据相位数DNO是“3”和参考相位数RNO是“7”时，相位比较部分60输出X＝3－7＝-4。
图18通过例子的方式描述通过/故障判断装置70和技术条件设置装置(spec setting means)71。技术条件设置装置71包括寄存器REG1和REG2，其中用户设置满足在测试中的半导体器件规范的技术条件值。在这个例子中，寄存器REG1和REG2分别示出具有设置在其中的“5”和“0”。
在这个例子中，通过/故障判断装置70是由两个减法器U1和U2、两个编码器E1和E2、和“或”门0R构成的。相位比较部分60的输出X被提供到减法器U1的负输入端和减法器U2的正输入端，设置在技术条件设置装置71的寄存器REG1中的“5”被提供到减法器U1的正输入端，设置在寄存器REG2中的“0”被提供到减法器U2的负输入端。
取决于来自减法器U1和U2的输出是正还是负，编码器E1和E2输出逻辑值0或1。
“或”门OR计算从编码器E1和E2输出的逻辑“或”，并输出通过/故障结果PASS/FAIL。取决于从“或”门OR的输出是1还是0，在测试中的器件被判断为将是合格的或有故障的。
因此，在图16的情况下，因为X＝3，减法器U1的输出是5－(-4)＝9和减法器U2的输出是3－0＝3，使得来自编码器E1和E2的输出都是0，并且“或”门OR输出PASS。
另一方面，在图17的情况下，因为X＝-4，减法器U1的输出是5－(-4)＝9和减法器U2的输出是-4－0＝-4，使得编码器E1的输出是0，但从编码器E2的输出是1，并且判定“或”门OR的输出是1，亦即FAIL。
也就是说，这个例子被设置为，当参考时钟DQS的相位滞后于在测试中的器件输出的数据的相位时，在测试中的器件被判定为是有故障的。相位比较部分60和通过/故障判断装置70构成通过/故障结果输出部分120。
来自通过/故障判断装置70的判断输出随着设置在特殊设置装置71中的值而改变，而按照用户的要求，修改判断输出。
图19以框图的形式示出了本发明的第三个实施例。在这个实施例中，由存储器构成的参考表80被紧接着每个数据相位数变换装置31D的级设置在通过/故障结果输出部分120中，使得通过/故障结果PASS/FAIL从参考表80直接输出。
在这个例子中，参考相位数RNO被输入到构成每个参考表80的存储器的X地址，并且数据相位数DNO被输入到对应于数据相位数变换装置31D的存储器的Y地址，从该地址数据相位数DNO被输出。
图20A是表示数据相位数DNO和参考相位数RNO之间差值的表。当用户试图判断表明PASS的-2到+2值时，表示PASS的P(＝0)被存储在参考表80的存储单元中，其中的值在-2到+2范围，并且代表FAIL的F(＝1)被存储在另外的存储单元中，如图20B所示。
通过施加参考相位数RNO到X地址和数据相位数DNO到Y地址，对于相位差在-2到+2范围的P(＝0)被从参考表80读出，并且另外的相位差F(＝1)也被读出。因此在测试中的器件以通过/故障为基础来评估。在这种情况下，它还可以仅使用用于每个数据相位数的DNO的转换的参考表80。
图16的相位数输出装置110(图13和19的110D和110R)还可以具有如图22所示的配置。亦即，例如，来自信号读出电路40的8比特输出被用作访问表存储器130的地址，以从中读出作为相位数的任何一段数据D0至D7(图14的F1至F8)。
如上所述，按照本发明的另一方面，通过实时地测量参考时钟的变化点与每段数据的变化点之间的相位差(时间差)，并且通过判断该相位差是否落入预定范围内，或该器件输出数据的变化点是在参考时钟的变化点之前还是之后，可以测试在测试中的半导体器件的正常工作。该测试仅包括测试图形产生的一个周期。因此，测试可以以比过去短的时间完成。
另外，在测试期间，通过将相位比较部分60的输出值存储在存储器中，还可能分析器件输出数据与参考时钟之间的相位差的波动和抖动。
显而易见，在不脱离本发明的新颖概念的范围的情况下，可以作出许多修改和改变。
权利要求
1.一种半导体器件测试方法，该方法通过获得在测试中的半导体器件输出数据的变化点和与所述输出数据同步输出的参考时钟的变化点之间的相位差评估在测试中的半导体器件，所述方法包括以下步骤产生相对于每个测试周期的预定相位位置彼此具有微小相移的多相位选通脉冲；利用所述多相位选通脉冲取样所述参考时钟；检测来自所述取样输出的参考时钟的变化点的相位。
2.权利要求1的方法，还包括以下步骤变换所述检测的参考时钟的变化点的相位为所述多相位脉冲的相位数并在存储器中存储所述对应的相位数；和通过读出存储在所述存储器中的相位数获得所述相位差。
3.权利要求2的方法，其中所述参考时钟的变化点的相位的检测和所述相位到对应相位数的变换是对在测试中的半导体器件的所有地址进行的；变换的相位数被存储在所述存储器中相应于所述在测试中的半导体器件的地址；和所述相位差是通过从所述存储器中相应于施加到所述在测试中的半导体器件的地址信号的地址读出所述相位数获得的。
4.权利要求2的方法，其中所述每个参考时钟的变化点的相位检测和所述相位到对应相位数的变换是按照施加到在测试中的半导体器件的测试图形的产生的次序执行的；所述相位数被存储在所述存储器中的指示所述测试图形的产生次序的地址；和所述相位差是通过从所述存储器中施加到所述在测试中的半导体器件的指示所述测试图形的产生次序的地址读出所述相位数获得的。
5.权利要求2的方法，其中选通脉冲是在相应于从所述存储器读出的相位数预置的定时处产生的，并且所述相位差是通过在所述选通脉冲的定时处从所述在测试中的半导体器件中读出所述输出数据的逻辑值获得的。
6.权利要求1的方法，还包括以下步骤在存储器中存储器所述检测的参考时钟的变化点的相位；通过读出存储在所述存储器中的所述参考时钟的的变化点的相位数获得所述相位差；和变换所述读出变化点的相位为所述多相位脉冲的相位数。
7.权利要求1的方法，还包括以下步骤利用所述多相位选通脉冲取样所述在测试中的半导体器件的输出数据；从所述取样输出中检测所述输出数据的变化点的相位；和测量所述检测的参考时钟的变化点的相位与所述器件输出数据的相位之间的相位差。
8.权利要求7的方法，还包括以下步骤变换所述检测的参考时钟的变化点的相位和所述检测的器件输出的变化点的相位为所述多相位脉冲的相位数；获得所述参考时钟的变换的相位数和所述器件输出数据的变换的相位数之间的相位差；和检验以确定所述每个差值是否落入一个预定范围内。
9.权利要求7的方法，还包括以下步骤变换所述检测的参考时钟的变化点的相位和所述检测的器件输出的变化点的相位为所述多相位脉冲的相位数；和利用所述参考时钟和所述器件输出数据的所述变换的相位数访问参考表，从中读出对所述在测试中的器件的通过/故障结果。
10.一种半导体器件测试方法，该方法通过获得从所述在测试中的半导体器件输出数据的变化点和与所述输出数据同步输出的参考时钟的变化点之间的相位差评估在测试中的半导体器件，所述方法包括以下步骤对于每个测试周期，预测量所述参考时钟的变化点的相位并在存储器中的相应于所述每个测试周期的地址存储所述预测量的相位，和对于每个测试周期，通过从所述存储器中相应于所述每个测试周期的地址读出相位，获得所述相位差，以确定用于所述评估的参考相位。
11.一种半导体器件测试设备，该设备通过获得从所述在测试中的半导体器件输出数据的变化点和与所述输出数据同步输出的参考时钟的变化点之间的相位差评估在测试中的半导体器件，所述设备包括多相位脉冲发生器，用于产生微小相位差的多相位选通脉冲；多个参考信号读出电路，每个电路利用所述多相位选通脉冲的不同选通脉冲取样所述参考时钟；和参考相位数输出装置，提供有来自所述多个参考信号读出电路的输出，用于输出紧接着所述参考时钟的变化点的所述多相位选通脉冲的相位数作为所述参考时钟的变化点的相位。
12.权利要求11的设备，还包括数据读出电路，用于在施加选通脉冲到所述数据读出电路的定时处读出自所述半导体器件输出数据的逻辑值；存储器，用于在对应于所述在测试中的半导体器件的地址上存储自所述参考相位数输出装置的相位数；定时选择器，用于根据在对应于施加到所述在测试中的半导体器件的地址上所述存储器读的相位数来选择预定选通脉冲产生定时；和选通脉冲发生器，用于根据由所述定时选择器选择的定时值产生施加到所述数据读出电路的所述选通脉冲。
13.权利要求11的设备，还包括数据读出电路，用于在施加选通脉冲到所述数据读出电路的定时处读出自半导体器件的输出数据的逻辑值；存储器，用于在对应于所述在测试中的半导体器件的地址上存储来自所述参考相位数输出装置的相位数；定时选择器，用于根据在对应于施加到所述在测试中的半导体器件的地址上所述存储器读出的相位数来选择预定选通脉冲产生定时；和选通脉冲发生器，用于根据由所述定时选择器选择的定时值产生施加到所述数据读出电路的所述选通脉冲。
14.权利要求11的设备，其中所述多相位脉冲发生器是由多个延迟元件构成的，这些元件具有微小不同的延迟时间并在一端进行连接形成一个脉冲输入端，所述多个延迟元件的另一端用作所述多相位选通脉冲之一的输出端。
15.权利要求11的设备，其中所述多相位脉冲发生器是由相同延迟时间级联连接的延迟元件构成的，所述级联连接的一端用作脉冲输入端和所述延迟元件的每个连接点作为所述多相位选通脉冲之一的输出端。
16.权利要求11的设备，其中所述参考相位数输出装置包括多个比较/判断装置，其每个提供有来自参考信号读出电路之一的输出，并且每个设计成对应于馈送到一个所述参考信号读出电路的所述选通脉冲的相位数，该参考信号读出电路的输出提供到所述每个比较/判断装置，所述每个比较/判断装置将从所述一个参考信号读出电路的所述输出与从所述一个比较/判断装置的输出相比较，该比较/判断装置的相位数比所述选通脉冲的相位数低1，并且取决于在在被比较的输出中是否发现不一致，而输出无效信号或有效信号；和相位数变换器，提供有从所述比较/判断装置的输出，用于输出输出所述有效信号的所述比较/判断装置之一的相位数。
17.权利要求16的设备，其中所述参考信号读出电路是用于所述参考时钟的上升瞬变点和用于所述参考时钟的下降瞬变点，并且所述每个比较/判断装置具有在来自用于上升瞬变点的所述参考信号读出电路的输入与来自用于下降瞬变点的所述参考信号读出电路的输入之间进行转换的电路。
18.权利要求11的设备，其中所述参考相位数输出装置是一个表存储器，该表存储器提供有来自所述参考信号读出电路的作为地址的输出并输出所述多相位选通脉冲的相位数。
19.权利要求11的设备，还包括数据读出电路，用于在施加选通脉冲到所述数据读出电路的定时处读出所述在测试中的半导体器件的输出数据的逻辑值；存储器，用于在规定的地址，存储来自所述参考读出电路的输出；相位数输出装置，当施加测试图形到所述在测试中的半导体器件时，在对应于所述数据曾被存储的地址上输入从所述存储器读出的数据，并输出紧接着所述参考时钟的变化点的所述选通脉冲的相位数作为所述参考时钟的变化点；定时选择器，根据从所述相位数输出装置输出的相位数，选择预定选通脉冲产生定时值；和选通发生器，用于根据由所述定时选择器选择的所述定时值，产生施加到所述数据读出电路的选通脉冲。
20.权利要求11的设备，还包括多个数据信号读出电路组，每个电路组包括多个数据读出电路，每个电路用于通过一个不同的所述选通脉冲，取样来自所述在测试中的半导体器件的输出数据；多个数据相位数输出装置，提供一来自所述多个数据信号读出电路组的所述数据信号读出电路的输出，并且输出紧接着从所述在测试中的半导体器件的输出数据的变化点的选通脉冲的相位数；和通过/故障结果输出部分，提供有来自所述多个数据相位数输出装置的相位数和来自所述参考相位数输出装置的相位数，并根据所述输出数据的变化点与所述参考时钟的变化点是否落入预定范围作出判断，输出通过/故障结果。
21.权利要求20的设备，其中通过/故障结果输出部分包括多个相位比较部分，用于检测来自参考相位数输出装置的相位数和来自所述多个数据相位数输出装置的每个相位数；和通过/故障判断装置，用于判断来自所述相位比较部分的相位差是否落入预定范围。
22.权利要求20的设备，其中通过/故障结果输出部分包括多个参考表，该表在一个地址提供有来自所述参考相位数输出装置的相位数，并在另一个地址提供有来自每个所述多个数据相位数输出装置的相位数，分别输出通过/故障结果。
23.权利要求20的设备，其中所述数据信号读出电路和所述参考信号读出电路是用于所述参考时钟的上升瞬变点和用于所述参考时钟的下降瞬变点的；所述多个数据相位数输出装置的每一个包括多个比较/判断装置，该装置被提供用于每个所述多个数据信号读出电路组并提供有来自所述每组的多个数据信号读出电路的输出，并且其每个具有响应于期望值的电路，用于在用于所述输出数据的上升瞬变点的数据读出电路与用于所述输出数据的下降瞬变点的数据读出电路之间转换其输入，所述每个比较/判断装置被设计为对应于施加到各所述参考信号读出电路之一的所述选通脉冲的相位数，该参考信号读出电路的输出被提供到每个比较/判断装置并且所述每个比较/判断装置比较来自所述一个数据信号读出电路的输出与来自一个所述比较/判断装置的输出，该比较/判断装置的相位数比所述选通脉冲的相位数低1并取决于所述比较输出之间是否发现不一致，输出有效信号或无效信号；和相位数变换器，提供有来自所述比较/判断装置的输出，用于输出输出有效信号的一个所述比较/判断装置的相位数。
24.权利要求20的设备，其中所述每个数据相位数输出装置是表存储器，提供有作为地址的来自对应组的所述多个数据信号读出电路的输出并输出所述多相位选通脉冲的相位数。
全文摘要
利用微小相位差的多相位选通脉冲使从在测试中的半导体器件输出的数据和从那里输出的参考时钟与被取样的数据相同步。从取样输出中获得输出数据和参考时钟的变化点的相位,然后测量它们之间的相位差,并检验相位差是否落入预定范围内,从而在通过/故障的基础上评估在测试中的半导体器件。
文档编号G01R31/26GK1329254SQ01117088
公开日2002年1月2日 申请日期2001年4月24日 优先权日2000年6月14日
发明者三浦武雄 申请人:株式会社爱德万测试