实时同步捕获伪码的方法及装置制造方法
【专利摘要】本发明公开了一种实时同步捕获伪码的方法及装置，主要解决现有技术长周期伪码实时捕获难的问题。其实现步骤是：1.采用第一伪码和第二伪码依次对同步头进行扩频生成同步序列并发送；2.接收端对接收信号进行解扩得到分段相关值并存储；3.顺序提取分段相关值并与第二伪码相乘，得到部分相关值序列；4.对该序列作FFT运算后再进行取模运算，选择模值的最大值与设定门限作判决，若最大值大于等于门限则第二伪码捕获成功，反之返回步骤2直到其同步捕获；5.将部分相关值序列的前半部分叠加值与后半部分叠加值作比较，若两者近似相等则同步捕获成功，反之同步捕获失败。本发明具有长周期伪码实时捕获的优点，可用于突发通信实时同步捕获。
【专利说明】实时同步捕获伪码的方法及装置
【技术领域】：
[0001] 本发明属于通信【技术领域】，特别涉及一种伪码的捕获方法，可用于扩频通信系统 中接收端对接收信号的实时同步捕获，以提高系统在低信噪比下同步捕获的成功率，降低 漏捕获和错捕获的概率。
【背景技术】：
[0002] 所谓同步捕获，是指接收系统信号的初始同步过程。对于直扩系统来说，初始同步 过程包括伪码同步和载波同步两个部分。接收机只有在正确捕获到同步序列之后，才可以 确保数据的正确接收。
[0003] 突发通信属于隐蔽通信的一种。对于突发通信而言，实时捕获是至关重要的，漏捕 获或错捕获都将导致接收信息的丢失。
[0004] 直接序列扩频通信以其抗干扰能力强、截获概率低、隐蔽性和保密性好的优点，在 军用通信和民用通信中得到广泛应用。对于直接序列扩频系统而言，其抗干扰性、隐蔽性、 低截获性都与系统的处理增益有直接的关系，而处理增益又与扩频码码长有关。扩频码码 长越长，相应的处理增益越大，系统的相关性能越好。
[0005] 起初，串行搜索技术是最为常用的同步捕获技术，得到了非常系统的研究。对于伪 码周期比较短的情况，采用串行搜索的方式，简单有效。但是，在伪码周期比较长的情况下， 若采用串行的方式，捕获的时间会变得很长，这不能满足通信系统快速捕获的需求。很多学 者对一些快速的捕获方法产生了浓厚的兴趣。R. B. Ward首先描述了顺序估计快速捕获算 法。但顺序估计快速捕获算法无法实现长周期伪码的实时捕获。
[0006] 随着数字信号处理技术的发展，傅里叶变换FFT算法也被引入到伪码捕获系统 中，尤其在全球定位GPS系统中得到了长足的研究和发展。目前，运用较广泛地一种同步捕 获算法是基于部分匹配滤波结合快速傅里叶变换PMF-FFT的分段滤波法，该方法在搜索码 相位的同时就能得到频率偏移值，从而将相位、频率的二维搜索变成一维搜索，大大减少了 捕获时间。但在目前的技术条件下，若采用周期较长的单一伪码进行扩频，接收端很难实现 实时捕获。
【发明内容】
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[0007] 本发明的目的在于改进上述技术的不足，提供一种实时同步捕获伪码的方法及装 置，以提高同步捕获概率，实现长周期伪码扩频的突发通信。
[0008] 为实现上述目的，本发明实时同步捕获伪码的方法，包括如下步骤：
[0009] (1)发送端采用第一伪码Pi对同步头信息进行一次扩频，采用第二伪码P2对同步 头信息进行二次扩频，生成发送端同步序列并发送，接收端和发送端所用伪码相同，分别是 第一伪码Pi和第二伪码P 2 ;
[0010] (2)接收端接收信号并采用第二伪码P2进行一次解扩：
[0011] 2a)将接收到的一个信号样点输入寄存器，并将此信号样点标记为S，将寄存器输 出端的并行序列reg与接收端第二伪码P2作相关运算，得到一个分段相关值value ;
[0012] 2b)将分段相关值value写入第一存储器RAMi保存，若第一存储器RAMi已写满， 写入第二存储器RAM 2，依次递推，若第k存储器RAMk写满，再从第一存储器RAMi重新开始写 起，k由第一伪码Pi的长度决定；
[0013] (3)按写入存储器的先后顺序提取各存储器RAMi，1 < i < k中同一位置的分段相 关值value,得到分段相关值序列d_corr ;
[0014] (4)将分段相关值序列d_C〇n与接收端第一伪码Pi相乘，获得部分相关值序列p_ corr ；
[0015] (5)对部分相关值序列p_C〇rr补零后作傅里叶变换FFT并行运算，得到幅度序列 A，对幅度序列A进行取模运算，选择取模运算输出的最大值，记为peak ;
[0016] (6)根据发送端同步序列设定门限gate,将最大值peak与门限gate比较，若 peak > gate，门限判决器输出"1"及对应索引值S，表示第二伪码P2捕获成功；反之，门限 判决器输出"〇"，表示第二伪码己捕获失败，信号样点向后滑动一位，重复步骤（2)?（6)， 直到第二伪码P 2同步捕获为止；
[0017] (7) Λ r与接收端信号功率和第二伪码的长度有关。第二伪码p2同步捕获后，将部 分相关值序列P_corr的前i个部分相值的叠加值与后i个部分相关值的叠加值;r 2进行 比较，若A = ;γ2+Δ；γ，则同步序列同步捕获成功，反之同步序列同步捕获失败。
[0018] 为实现上述目的，本发明实时同步捕获伪码的装置，包括控制器，其特征在于，控 制器的输入端连接有第二伪码Ρ 2捕获模块，控制器的输出端连接有第一伪码匕捕获模块； 第二伪码P2捕获模块对接收到的信号样点进行第二伪码P 2实时同步捕获，并将第二伪码P2 捕获结果输入到控制器；控制器根据第二伪码p2捕获结果控制第一伪码Pi捕获模块的启 动；第一伪码Pi捕获1?块进行同步序列的实时同步捕获。
[0019] 本发明与现有技术相比具有如下优点：
[0020] 1)本发明由于采用多个存储器RAM保存分段相关值value，并对部分相关值口_ corr作傅里叶变换FFT并行运算，在获得第二伪码P2捕获信息的同时，解决了第一伪码Pi 同步位置模糊的问题，捕获成功率提高，错捕获和漏捕获概率降低。
[0021] 2)本发明由于采用第一伪码Pi和第二伪码P2分别对同步头信息进行一次扩频和 二次扩频，使接收端实现了长周期伪码的实时同步捕获。
【专利附图】
【附图说明】
[0022] 图1为本发明实时同步捕获伪码方法流程图；
[0023] 图2为本发明实时同步捕获伪码装置方框图。
【具体实施方式】
[0024] 以下结合附图对本发明的实施方式做进一步详细说明。
[0025] 参照图1，对本发明同步捕获伪码方法，按如下步骤进行：
[0026] 步骤1，发送端生成同步序列并发送
[0027] 发送端采用周期为&的第一伪码Pi对同步头信息进行一次扩频，采用周期为队的 第二伪码P2对同步头信息进行二次扩频，生成长度为Ni*N2的发送端同步序列并发送，接收 端与发送端所用伪码相同，分别是第一伪码Pi和第二伪码P2。
[0028] 步骤2,接收端接收信号并用第二伪码P2进行一次解扩：
[0029] 2. 1)接收端将接收到的一个信号样点输入到长度为队的寄存器，并将此信号样点 标记为S，对该信号样点作串入并出处理，输出长度为N 2的并行序列reg与接收端的第二伪 码P2作相关运算，得到一个分段相关值value ;
[0030] 2. 2)用长度为N2的存储器RAMp 1彡i彡&保存分段相关值value，即先将分段 相关值value写入第一存储器RAMi保存，若第一存储器RAMi已写满，写入第二存储器RAM 2， 依次递推，若第K存储器RAM N|写满，再从第一存储器raMi重新开始写起。
[0031] 步骤3,顺序提取分段相关值。
[0032] 按写入存储器的先后顺序提取各存储器RAMp 1 < i < &中同一位置的分段相关 值value,得到长度为&的分段相关值序列d_corr。
[0033] 步骤4,获取部分相关值序列p_corr。
[0034] 将分段相关值序列d_c〇rr与接收端第一伪码Pi相乘，得到长度为&的部分相关 值序列p_corr。
[0035] 步骤5,对部分相关值序列p_corr作傅里叶变换FFT并行运算。
[0036] 根据部分匹配滤波结合快速傅里叶变换PMF-FFT纠频偏所需要的精度选择傅里 叶并行变换的点数P，P彡N 1;
[0037] 对部分相关值序列p_c〇rr作P点傅里叶变换FFT并行运算，得到长度为P的幅度 序列A，对幅度序列A进行取模运算，并选择取模运算输出的最大值，记为peak。
[0038] 步骤6,对最大值peak进行门限判决。
[0039] 根据发送端同步序列设定门限gate，将最大值peak与门限gate进行比较，若 peak彡gate，则门限判决器输出"1"及对应索引值S，表示第二伪码P2捕获成功；反之，门 限判决器输出"〇"，表示第二伪码P 2捕获失败，信号样点向后滑动一位，重复步骤2?6,直 到第二伪码匕同步捕获为止。
[0040] 步骤7,对第一伪码Pi进行实时同步捕获。
[0041] ΛΓ与接收端信号功率和第二伪码的长度有关，α*Ν2, α是与接收端信号 功率有关的常数，Ν2是第二伪码Ρ2的长度。
【权利要求】
1. 一种实时同步捕获伪码的方法，包括如下步骤： (1) 发送端采用第一伪码Pi对同步头信息进行一次扩频，采用第二伪码P2对同步头信 息进行二次扩频，生成发送端同步序列并发送，接收端和发送端所用伪码相同，分别是第一 伪码Pi和第二伪码P 2 ; (2) 接收端接收信号并采用第二伪码P2进行一次解扩： 2a)将接收到的一个信号样点输入寄存器，并将此信号样点标记为S，将寄存器输出端 的并行序列reg与接收端第二伪码P2作相关运算，得到一个分段相关值value ; 2b)将分段相关值value写入第一存储器RAMi保存，若第一存储器RAMi已写满，写入 第二存储器RAM2，依次递推，若第k存储器RAMk写满，再从第一存储器RAMi重新开始写起， k由第一伪码Pi的长度决定； (3) 按写入存储器的先后顺序提取各存储器RAMp 1 < i < k中同一位置的分段相关值 value,得到分段相关值序列d_corr ; (4) 将分段相关值序列d_c〇rr与接收端第一伪码Pi相乘，获得部分相关值序列p_ corr ； (5) 对部分相关值序列p_c〇rr补零后作傅里叶变换FFT并行运算，得到幅度序列A， 对幅度序列A进行取模运算，选择取模运算输出的最大值，记为peak ; (6) 根据发送端同步序列设定门限gate,将最大值peak与门限gate比较，若 peak > gate，门限判决器输出" 1"及对应索引值S，表示第二伪码P2捕获成功；反之，门限 判决器输出"〇"，表示第二伪码己捕获失败，信号样点向后滑动一位，重复步骤（2)?（6)， 直到第二伪码P 2同步捕获为止； (7) Λ r与接收端信号功率和第二伪码的长度有关。第二伪码P2同步捕获后，将部分 相关值序列P_corr的前|个部分相值的叠加值 Γι与后|个部分相关值的叠加值r2进行比 较，若:= ;γ2+Δ；γ，则同步序列同步捕获成功，反之同步序列同步捕获失败。
2. -种实时同步捕获伪码装置，包括控制器，其特征在于，控制器的输入端连接有第二 伪码Ρ 2捕获模块，控制器的输出端连接有第一伪码Pi捕获模块；第二伪码Ρ2捕获模块对接 收到的信号样点进行第二伪码Ρ 2实时同步捕获，并将第二伪码Ρ2捕获结果输入到控制器； 控制器根据第二伪码Ρ2捕获结果控制第一伪码Pi捕获模块的启动；第一伪码Pi捕获模块 进行同步序列的实时同步捕获。
3. 根据权利要求2所述实时同步捕获伪码装置，其特征在于：第二伪码P2捕获模块包 括：寄存器、相关器、存储器RAM,、顺序选择器Q、乘法器、傅里叶FFT变换器、最大信号选择 器(： 2和门限判决器； 所述寄存器，保存接收到的一个信号样点，并对该信号样点作串入并出处理，输出并行 序列reg通过相关器与第二伪码P2作相关运算，输出分段相关值value保存在RAMi中，即 先将分段相关值value写入第一存储器RAMi保存，若第一存储器RAMi已写满，写入第二存 储器RAM 2，依次递推，若第k存储器RAMk写满，再从第一存储器RAMi重新开始写起； 所述顺序选择器q，按写入存储器的先后顺序提取各存储器RAMi中同一位置的分段相 关值value，得到分段相关值序列d_c〇rr输出给乘法器，并与第一伪码Pi相乘，得到部分相 关值序列P_corr ;傅里叶FFT变换器对该部分相关值序列p_c〇rr补零后作傅里叶变换FFT 并行运算，得到幅度序列A输出给最大信号选择器C2 ; 所述最大信号选择器C2，对幅度序列A进行取模运算，选择取模运算输出的最大值 peak并通过门限判决器输出第二伪码P9同步捕获结果。
得到第二叠加值r2并输出给比较器； 所述的比较器，用于比较第一叠加值:^与第二叠加值1*2，当a = r2+Ar时，同步序列 同步捕获成功，反之，同步序列同步捕获失败，与接收端信号功率和第二伪码的长度有 关。
【文档编号】H04B1/7075GK104065397SQ201410304732
【公开日】2014年9月24日 申请日期:2014年6月30日 优先权日:2014年6月30日
【发明者】孙永军, 周茹, 贾翠园, 何家杰, 刘晓轩 申请人:西安电子科技大学