一种基带芯片及信号处理方法与流程

本发明涉及无线通信领域中的无线接入技术，尤其涉及一种基带芯片及信号处理方法。

背景技术：

基于码分多址技术的无线接入技术，已经在无线通讯领域广泛使用，并且是现有无线接入技术的重要组成部分。随着互联网的纵深繁荣，无线数据流量正以指数曲线巨幅增长，无线接入方式需求也越来越多。那么，如何快速扩容，以及如何根据用户需求，高效地定制个性化的接入设备，特别是在最终实现为用户提高更好体验的同时，降低开发的成本、风险、及周期。这些问题给无线运营商，特别是无线设备制造商提出了新的要求。

码分多址技术的无线接入设备中基带处理部分也是其中至关重要的一环，特别是其中的码片处理部分，因其实时性、整体运算性能以及设计难度较高，常常是制约整个设备性能和功能的重要环节。现有码分多址技术的无线接入设备的码片处理部分主要有以下几种实现方式：

1、现场可编程门阵列(FPGA，Field－Programmable Gate Array)

用可现场编程的FPGA实现基带功能，其优点是可以快速完成设计，并且容易升级更新，其缺点是成本高，FPGA也由几大巨头控制，自主规划空间的设计面积有限。

2、专用集成电路(ASIC，Application Specific Integrated Circuit)

最成熟的实现方法是纯ASIC。因码分多址技术已经比较成熟，基于ASIC的技术演进多年也日臻完美，其优点是成本极低，但缺点也很明显：开发周期长，难度大，容量提升或者设计面积会受到ASIC固化架构的制约。

3、中央处理器阵列(CPU，Central Processing Unit)+ASIC

用CPU阵列+ASIC实现码片处理，本质上是占用上层高级CPU阵列(如微处理器ARM，Advanced RISC Machines))资源来完成码片处理的部分工作。其优点是借助现有片上系统(SOC，System on Chip)平台的CPU阵列将部分ASIC功能变成软件处理，降低难度和风险，也便于更新升级，其缺点是用软件替代的这部分功能往往是重复调度或查询，会消耗CPU阵列大量资源，功耗大，性价比低。

因此，针对码分多址技术的无线接入设备中基带处理码片部分设计，现有技术中存在的开发难度大、周期长、功耗或设计面积受制约明显等问题和缺陷亟需解决。

技术实现要素：

为解决上述技术问题，本发明实施例期望提供一种基带芯片及信号处理方法，能够降低基带芯片的设计难度，将基带芯片的设计面积和功耗大大降低了，进而降低了基带芯片的开发周期。

本发明的技术方案是这样实现的：

本发明实施例提供一种基带芯片，所述基带芯片包括：中央处理器CPU阵列、软核阵列和硬件基本单元，所述CPU阵列、所述软核阵列和所述硬件基本单元通过总线连接；

所述CPU阵列，用于向所述软核阵列发送第一任务，所述第一任务为码片处理任务；

所述软核阵列，用于将所述第一任务发送至所述硬件基本单元；

所述硬件基本单元，用于执行所述第一任务。

在上述基带芯片中，所述软核阵列，还用于所述CPU阵列发送第一任务之后，将所述第一任务发送至所述硬件基本单元之前，将所述第一任务配置为至少一个子任务，形成包括所述至少一个子任务的任务列表。

在上述基带芯片中，所述基带芯片还包括：直接内存访问DMA和存储器； 所述DMA与所述硬件基本单元连接，所述DMA通过所述总线与所述软核阵列连接，所述存储器通过所述总线分别与所述软核阵列和所述硬件基本单元连接；

所述软核阵列，具体用于根据所述任务列表，发送与所述至少一个子任务对应的搬移命令至所述DMA，所述搬移命令用于指示所述DMA发送所述至少一个子任务中的每个子任务至所述硬件基本单元，以及指示在所述硬件基本单元处理完所述每个子任务之后，所述DMA反馈中断至所述软核阵列；

所述DMA，用于发送所述每个子任务至所述硬件基本单元；

所述硬件基本单元，具体用于分别执行所述每个子任务，并将所述每个子任务结果存储在存储器中；

所述DMA，还用于检测所述硬件基本单元对一个子任务的处理状态，以及所述处理状态为完成时，发送所述中断至所述软核阵列；

所述软核阵列，还用于响应所述中断，从所述存储器中获取所述一个子任务的任务结果，并对所述一个子任务的任务结果进行附属功能处理，并将附属功能处理结果存储至所述存储器；

所述DMA，还用于将所述存储器中的所述附属功能处理结果上报，以进行符号级或比特级处理。

在上述基带芯片中，所述软核阵列，还用于所述CPU阵列发送第一任务之后，发送与所述至少一个子任务对应的搬移命令至所述DMA之前，检测所述硬件基本单元的缓存状态；

所述软核阵列，还具体用于检测到所述硬件基本单元的缓存状态为空闲时，发送与所述至少一个子任务对应的搬移命令至所述DMA。

在上述基带芯片中，所述软核阵列中包括随机存取存储器RAM和先入先出队列FIFO存储器；所述至少一个子任务包括所述至少一个子任务请求和所述至少一个子任务参数；

所述FIFO存储器，用于存储所述至少一个子任务请求；

所述RAM，用于存储所述至少一个子任务参数。

本发明实施例提供一种信号处理方法，所述方法包括：

软核阵列接收中央处理器CPU阵列发送的第一任务，所述第一任务为码片处理任务；

所述软核阵列将所述第一任务发送至硬件基本单元，以供所述硬件基本单元执行所述第一任务。

在上述方案中，所述软核阵列接收CPU阵列发送的第一任务之后，所述软核阵列将所述第一任务发送至硬件基本单元之前，所述方法还包括：

所述软核阵列将所述第一任务配置为至少一个子任务，形成包括所述至少一个子任务的任务列表；

相应的，所述软核阵列将所述第一任务发送至硬件基本单元，包括：

所述软核阵列根据所述任务列表，发送与所述至少一个子任务对应的搬移命令至所述DMA，以供所述DMA发送所述每个子任务至所述硬件基本单元，及所述硬件基本单元分别执行所述每个子任务，并将所述每个子任务结果存储在存储器中，所述搬移命令用于指示所述DMA发送所述至少一个子任务中的每个子任务至所述硬件基本单元，以及指示在所述硬件基本单元处理完所述每个子任务之后，所述DMA反馈中断。

在上述方案中，所述发送与所述至少一个子任务对应的搬移命令至所述DMA之后，所述方法还包括：

所述DMA检测所述硬件基本单元对一个子任务的处理状态，以及所述处理状态为完成时，所述软核阵列接收所述DMA发送的所述中断；

所述软核阵列响应所述中断，从所述存储器中获取所述一个子任务的任务结果，并对所述一个子任务的任务结果进行附属功能处理，并将附属功能处理结果存储至所述存储器，以供所述DMA将所述存储器中的所述附属功能处理结果上报，以进行符号级或比特级处理。

在上述方案中，所述软核阵列接收CPU阵列发送的第一任务之后，所述软核阵列根据所述任务列表，发送与所述至少一个子任务对应的搬移命令至所述DMA之前，所述方法还包括：

所述软核阵列检测所述硬件基本单元的缓存状态。

在上述方案中，所述软核阵列根据所述任务列表，发送与所述至少一个子任务对应的搬移命令至所述DMA，包括：

所述软核阵列检测到所述硬件基本单元的缓存状态为空闲时，根据所述任务列表，发送与所述至少一个子任务对应的搬移命令至所述DMA。

本发明实施例提供了一种基带芯片及信号处理方法，该基带芯片包括：CPU阵列、软核阵列和硬件基本单元，该CPU阵列、该软核阵列和该硬件基本单元通过总线连接；CPU阵列，用于向软核阵列发送第一任务，该第一任务为码片处理任务；软核阵列，用于将第一任务发送至硬件基本单元；硬件基本单元，用于执行第一任务。采用上述技术实现方案，即基带芯片采用CPU阵列+软核阵列+硬件基本单元的架构实现码片处理，由于只将码片核心算法在一个硬件基本单元中实现，并通过软核阵列调度硬件基本单元实现码片处理任务，这样设计的基带芯片的设计难度低，就将基带芯片的设计面积和功耗大大降低了，进而基带芯片的开发周期就降低了。

附图说明

图1为现有技术中的示例性的基带芯片的结构示意图；

图2为本发明实施例提供的一种基带芯片的结构示意图一；

图3为本发明实施例提供的硬件基本单元的结构示意图一；

图4为本发明实施例提供的硬件基本单元的结构示意图二；

图5为本发明实施例提供的一种基带芯片的结构示意图二；

图6为本发明实施例提供的一种基带芯片的结构示意图三；

图7为本发明实施例提供的一种信号处理方法的流程图一；

图8为本发明实施例提供的一种信号处理方法的流程图二；

图9为本发明实施例提供的一种信号处理方法的流程图三。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。

现有的中央处理器阵列(CPU，Central Processing Unit)+专用集成电路(ASIC，Application Specific Integrated Circuit)实现码片处理的结构如图1所示，CPU阵列通过总线(BUS)与ASIC进行数据交互，其中，ASIC可以实现五大功能，其中，n1-n5分别表示需要五个功能模块需要使用A的数量；C1-C5分别表示五个功能模块除去A之外的附属功能，A为码片的核心算法部分。

由于A已完成了解扩，附属功能C1-C5的数据率已大幅降低，所以本发明实施例采用软件实现(软核阵列)。

实施例一

如图2所示，本发明实施例提供一种基带芯片1，该基带芯片1包括：CPU阵列10、软核阵列11和硬件基本单元12，所述CPU阵列10、所述软核阵列11和所述硬件基本单元12通过总线13连接。

所述CPU阵列10，用于向所述软核阵列发送第一任务，所述第一任务为码片处理任务。

所述软核阵列11，用于将所述第一任务发送至所述硬件基本单元12。

所述硬件基本单元12，用于执行所述第一任务。

需要说明的是，本发明实施例应用的背景为：码分多址技术的无线接入设备中基带处理部分其中的码片处理部分，主要使用基带芯片来进行码片处理，而本发明实施例提供的基带芯片1采用CPU阵列+软核阵列+硬件基本单元的架构实现码片处理。

进一步地，如图3所示，所述硬件基本单元12包括：天线插值120、天线解扰121、天线解扩122、频偏补偿123等子模块；或者，如图4所示，所述硬件基本单元12包括：符号映射124、加扰125、加扩126、乘功率127等子模块。

需要说明的是，本发明实施例中，将基带芯片1中支持码片级的核心算法处理的硬件部分作为硬件基本单元12使用。图3所示的硬件基本单元12的结构支持上行码片级的核心算法处理，图4所示的硬件基本单元12的结构支持下行码片级的核心算法处理。因此，本发明实施例提供的基带芯片1可以根据实际处理信号的类型决定使用硬件基本单元12的结构。

可以理解的是，本发明实施例中的硬件基本单元是将现有技术中的硬件架构中的码片核心算法部分经过合并和整合构成的，即将硬件基本单元作为硬件资源池使用。

示例性的，如图1所示，现有的硬件架构中，由n1-n5分别表示需要五个功能模块需要使用A的套数，C1-C5分别表示五个功能模块除去A之外的附属功能，其中，A就是码片核心算法；本发明实施例中，将A作为硬件基本单元，采用软核阵列调用的方法实现不同数量A的调度，完成码片核心算法，再在软核阵列中完成C1-C5的附属功能的处理即可。

可选的，本发明实施例中的软核阵列11是使用简单处理器组成的firmware软核阵列，具体的可以是arm的M系列处理器等简单CPU阵列，能够支持总线协议(AXI，Advanced eXtensible Interface)、外围总线(APB，Advanced Peripheral Bus)等常用总线，以便和上层CPU阵列以及下层硬件基本单元通信。

需要说明的是，本发明实施例中的第一任务指的是对基带信号(天线信号)做码片处理的任务，第一任务中包括第一任务请求和第一任务参数(即表征基带信号要做什么功能的码片处理)。

进一步地，硬件基本单元12进行码片级的核心算法的处理。

可选的，所述软核阵列11，还用于所述CPU阵列10发送第一任务之后，将所述第一任务发送至所述硬件基本单元12之前，将所述第一任务配置为至少一个子任务，形成包括所述至少一个子任务的任务列表。

需要说明的是，本发明实施例中需要处理的基带信号，即天线信号，可以是至少一段天线信号，因此，CPU阵列10发送的是至少一段天线信号的码片处理任务；在软核阵列11中，软核阵列11将每一段天线信号的每一类功能的 码片处理任务分成一个子任务，软核阵列11通过对硬件基本单元的调度完成至少一个天线信号对应的至少一个子任务。

可选的，如图5所示，所述软核阵列11中包括随机存取存储器RAM 110和先入先出队列FIFO存储器111；所述至少一个子任务包括所述至少一个子任务请求和所述至少一个子任务参数。

所述FIFO存储器111，用于存储所述至少一个子任务请求。

所述RAM 110，用于存储所述至少一个子任务参数。

需要说明的是，软核阵列的多个核间不通信，由共享RAM或通过FIFO实现数据交互。

特别的，CPU阵列10向软核阵列11配置基本任务(第一任务)。软核阵列11将分成的至少一个子任务请求配到软核阵列11的软核各自的FIFO存储器111中，将至少一个子任务参数配置到软核共享的RAM 110中。

具体的，软核阵列读取FIFO存储器111中的至少一个子任务请求，然后建立任务列表，该任务列表为包括至少一个子任务的任务列表。

可选的，上述任务列表中包括至少一个子任务各自的子任务标识。具体的子任务标识的形式及表现方式，本发明实施例不作限制。

可选的，如图6所示，所述基带芯片1还包括：直接内存访问DMA 14和存储器15；所述DMA 14与所述硬件基本单元12连接，所述DMA 14通过所述总线13与所述软核阵列11连接，所述存储器15通过所述总线14分别与所述软核阵列11和所述硬件基本单元12连接。

所述软核阵列11，具体用于根据所述任务列表，发送与所述至少一个子任务对应的搬移命令至所述DMA 14，所述搬移命令用于指示所述DMA 14发送所述至少一个子任务中的每个子任务至所述硬件基本单元12，以及指示在所述硬件基本单元12处理完所述每个子任务之后，所述DMA 14反馈中断至所述软核阵列11。

所述DMA 14，用于发送所述每个子任务至所述硬件基本单元12。

所述硬件基本单元12，具体用于分别执行所述每个子任务，并将所述每个 子任务结果存储在存储器15中。

所述DMA 14，还用于检测所述硬件基本单元12对一个子任务的处理状态，以及所述处理状态为完成时，发送所述中断至所述软核阵列11。

所述软核阵列11，还用于响应所述中断，从所述存储器15中获取所述一个子任务的任务结果，并对所述一个子任务的任务结果进行附属功能处理，并将附属功能处理结果存储至所述存储器15。

所述DMA 14，还用于将所述存储器15中的所述附属功能处理结果上报，以进行符号级或比特级处理。

需要说明的是，DMA 14的功能就是被软核阵列11调度，用来直接和硬件基本单元12交互，即搬移软核阵列11要下发的任务参数和硬件基本单元12要上报的数据和参数。

具体的，DMA 14检测硬件基本单元12对一个子任务的处理状态的实现方式可以为：DMA 14检测硬件基本单元12中的处理标志位的值来判断处理状态，例如，DMA 14检测硬件基本单元12中的处理空信号，当处理空信号为1时，表征一个子任务未完成；当处理空信号为0时，表征一个子任务完成。

需要说明的是，DMA 14检测硬件基本单元12对一个子任务的处理状态的实现方式可以采用现有技术的多种方式来实现，本发明实施例不作限制。

可选的，所述软核阵列11，还用于所述CPU阵列10发送第一任务之后，发送与所述至少一个子任务对应的搬移命令至所述DMA 14之前，检测所述硬件基本单元12的缓存状态。

所述软核阵列11，还具体用于检测到所述硬件基本单元12的缓存状态为空闲时，发送与所述至少一个子任务对应的搬移命令至所述DMA 14。

需要说明的是，本发明实施例中的硬件基本单元12是作为硬件资源池使用的，在硬件基本单元12的缓存有空闲的状态下，软核阵列11下发子任务给硬件基本单元12的。例如，软核阵列11将第一任务分成了10个子任务，而软核阵列11检测到硬件基本单元12的缓存状态有空闲，可以支持2个子任务的实施，因此，软核阵列11就通过DMA 14下发2子任务给硬件基本单元12先处 理，等到该硬件基本单元12的缓存再次为空闲时，再下发其他子任务。

具体的，软核阵列11检测硬件基本单元12的缓存状态实现方式可以为：软核阵列11检测硬件基本单元12的缓存标志位的值来判断缓存状态，例如，软核阵列检测硬件基本单元12的非满信号，当非满信号为1时，表征硬件基本单元12的缓存已满；当非满信号为0时，表征硬件基本单元12的缓存未满。

需要说明的是，软核阵列11检测硬件基本单元12的缓存状态实现方式可以采用现有技术的多种方式来实现，本发明实施例不作限制。

可以理解的是，针对码分多址技术的无线接入设备中基带处理码片部分设计，本发明实施例设计了一种基于CPU阵列+软核阵列(简单处理器阵列)+硬件基本单元(硬核架构)的基带芯片，以替代原有基于纯硬核，纯软核，或者CPU阵列+硬核架构的基带芯片，因此，芯片的功耗和面积大幅降低，芯片设计难度和开发周期大幅降低。由于软核阵列11可以并列下发子任务至硬件基本单元12，因此，流片成功率大幅提高，也便于为用户提供快速定制开发项目，提供快速升级扩容。

进一步地，软核阵列11下发子任务是的顺序是按照任务列表进行的，当软核阵列11判断出要下发子任务时，将按照任务列表的顺序，将需要下发的子任务的标识及搬移命令发送给DMA 14，该DMA 14就可以根据搬移命令，将子任务标识对应的子任务参数从RAM中读取出来，并将子任务对应的子任务请求和子任务参数打包发送给硬件基本单元12，以进行码片处理。

进一步地，软核阵列11下发子任务的过程可以是定时下发的，因此，当软核阵列11检测到硬件基本单元12的缓存状态为空闲，且到达下发周期时，软核阵列11才下发搬移命令给DMA 14。

进一步地，CPU阵列10发送给软核阵列11的第一任务可以是一个固定的任务包，这时，软核阵列11只要将这个任务包中的任务处理完就结束任务。若是CPU阵列10发送的第一任务是一直不停的任务，那么，软核阵列11就是一直在进行CPU阵列10配置的任务。但是软核阵列11执行任务的方法都是上述的过程。

本发明实施例所提供的基带芯片，该基带芯片包括：CPU阵列、软核阵列和硬件基本单元，该CPU阵列、该软核阵列和该硬件基本单元通过总线连接；CPU阵列，用于向软核阵列发送第一任务，该第一任务为码片处理任务；软核阵列，用于将第一任务发送至硬件基本单元；硬件基本单元，用于执行第一任务。采用上述技术实现方案，即基带芯片采用CPU阵列+软核阵列+硬件基本单元的架构实现码片处理，由于只将码片核心算法在一个硬件基本单元中实现，并通过软核阵列调度硬件基本单元实现码片处理任务，这样设计的基带芯片的设计难度低，就将基带芯片的设计面积和功耗大大降低了，进而基带芯片的开发周期就降低了。

实施例二

本发明实施例提供一种信号处理方法，如图7所示，该方法可以包括：

S101、软核阵列接收CPU阵列发送的第一任务，该述第一任务为码片处理任务。

需要说明的是，本发明实施例应用的背景为：码分多址技术的无线接入设备中基带处理部分其中的码片处理部分，主要使用基带芯片来进行码片处理，而本发明实施例提供的基带芯片1采用CPU阵列+软核阵列+硬件基本单元的架构实现码片处理。

可选的，本发明实施例中的软核阵列是使用简单处理器组成的firmware软核阵列，具体的可以是arm的M系列处理器等简单CPU阵列，能够支持AXI、APB等常用总线，以便和上层CPU阵列以及下层硬件基本单元通信。

需要说明的是，本发明实施例中的第一任务指的是对基带信号(天线信号)做码片处理的任务，第一任务中包括第一任务请求和第一任务参数(即基带信号要做什么功能的码片处理)。

在本发明实施例中，软核阵列接收CPU阵列发送的第一任务，该述第一任务为将基带信号进行码片处理的任务。

S102、软核阵列将第一任务发送至硬件基本单元，以供硬件基本单元执行该第一任务。

软核阵列接收CPU阵列发送的第一任务之后，该软核阵列将第一任务发送至硬件基本单元，以供硬件基本单元执行该第一任务，以便硬件基本单元进行码片级的核心算法的处理。

进一步地，如图3所示，所述硬件基本单元12包括：天线插值120、天线解扰121、天线解扩122、频偏补偿123等子模块；或者，如图4所示，所述硬件基本单元12包括：符号映射124、加扰125、加扩126、乘功率127等子模块。

需要说明的是，本发明实施例中，将基带芯片中支持码片级的核心算法处理的硬件部分作为硬件基本单元使用。图3所示的硬件基本单元12的结构支持上行码片级的核心算法处理，图4所示的硬件基本单元12的结构支持下行码片级的核心算法处理。因此，本发明实施例提供的基带芯片可以根据实际处理信号的类型决定使用硬件基本单元的结构。

可以理解的是，本发明实施例中的硬件基本单元是将现有技术中的硬件架构中的码片核心算法部分经过合并和整合构成的，即将硬件基本单元作为硬件资源池使用。

示例性的，如图1所示，现有的硬件架构中，由n1-n5分别表示需要五个功能模块需要使用A的套数，C1-C5分别表示五个功能模块除去A之外的附属功能，其中，A就是码片核心算法；本发明实施例中，将A作为硬件基本单元，采用软核阵列调用的方法实现不同数量A的调度，完成码片核心算法，再在软核阵列中完成C1-C5的附属功能的处理即可。

本发明实施例所提供的一种信息处理方法，软核阵列接收CPU阵列发送的第一任务，该第一任务为码片处理任务；软核阵列将第一任务发送至硬件基本单元，以供该硬件基本单元执行第一任务。采用上述技术实现方案，基带芯片采用CPU阵列+软核阵列+硬件基本单元的架构实现码片处理，由于只将码片核心算法在一个硬件基本单元中实现，并通过软核阵列调度硬件基本单元实现码片处理任务，这样设计的基带芯片的设计难度低，就将基带芯片的设计面积和功耗大大降低了，进而基带芯片的开发周期就降低了。

实施例三

本发明实施例所提供的一种信号处理方法，如图8所示，该方法可以包括：

S201、软核阵列接收CPU阵列发送的第一任务，该第一任务为码片处理任务。

需要说明的是，本发明实施例应用的背景为：码分多址技术的无线接入设备中基带处理部分其中的码片处理部分，主要使用基带芯片来进行码片处理，而本发明实施例提供的基带芯片采用CPU阵列+软核阵列+硬件基本单元的架构实现码片处理。

可选的，本发明实施例中的软核阵列是使用简单处理器组成的firmware软核阵列，具体的可以是arm的M系列处理器等简单CPU阵列，能够支持AXI、APB等常用总线，以便和上层CPU阵列以及下层硬件基本单元通信。

需要说明的是，本发明实施例中的第一任务指的是对基带信号(天线信号)做码片处理的任务，第一任务中包括第一任务请求和第一任务参数(即基带信号要做什么功能的码片处理)。

在本发明实施例中，软核阵列接收CPU阵列发送的第一任务，该述第一任务为将基带信号进行码片处理的任务。

进一步地，CPU阵列发送给软核阵列的第一任务可以是一个固定的任务包，这时，软核阵列只要将这个任务包中的任务处理完就结束任务。若是CPU阵列发送的第一任务是一直不停的任务，那么，软核阵列就是一直在进行CPU阵列配置的任务。但是软核阵列执行任务的方法都是本发明实施例提供的信号处理的过程。

S202、软核阵列将第一任务配置为至少一个子任务，形成包括该至少一个子任务的任务列表。

软核阵列接收CPU阵列发送的第一任务之后，该软核阵列将第一任务配置为至少一个子任务，并且形成了包括该至少一个子任务的任务列表。

特别的，CPU阵列向软核阵列配置基本任务(第一任务)。软核阵列将分成的至少一个子任务请求配到软核阵列的软核各自的FIFO存储器中，将至少 一个子任务参数配置到软核共享的RAM中。

需要说明的是，本发明实施例中需要处理的基带信号，即天线信号，可以是至少一段天线信号，因此，CPU阵列发送的是至少一段天线信号的码片处理任务；在软核阵列中，软核阵列将每一段天线信号的每一类功能的码片处理任务分成一个子任务，软核阵列通过对硬件基本单元的调度完成至少一个天线信号对应的至少一个子任务。

具体的，软核阵列读取FIFO存储器中的至少一个子任务请求，然后建立任务列表，该任务列表为包括至少一个子任务的任务列表。

可选的，上述任务列表中包括至少一个子任务各自的子任务标识。具体的子任务标识的形式及表现方式，本发明实施例不作限制。

S203、软核阵列根据任务列表，发送与该至少一个子任务对应的搬移命令至DMA，以供该DMA发送每个子任务至硬件基本单元，及该硬件基本单元分别执行该每个子任务，并将该每个子任务结果存储在存储器中，该搬移命令用于指示该DMA发送该至少一个子任务中的每个子任务至该硬件基本单元，以及指示在该硬件基本单元处理完该每个子任务之后，该DMA反馈中断。

软核阵列将第一任务配置为至少一个子任务，形成包括该至少一个子任务的任务列表之后，该软核阵列根据任务列表，发送与该至少一个子任务对应的搬移命令至DMA。

具体的，软核阵列根据任务列表，发送与该至少一个子任务的标识对应的搬移命令至DMA。

需要说明的是，DMA发送每个子任务至硬件基本单元；硬件基本单元分别执行每个子任务，以便硬件基本单元进行码片级的核心算法的处理，并将每个子任务结果存储在存储器中；DMA检测硬件基本单元对一个子任务的处理状态，以及该处理状态为完成时，发送中断至软核阵列。

进一步地，如图3所示，所述硬件基本单元12包括：天线插值120、天线解扰121、天线解扩122、频偏补偿123等子模块；或者，如图4所示，所述硬件基本单元12包括：符号映射124、加扰125、加扩126、乘功率127等子模 块。

需要说明的是，本发明实施例中，将基带芯片中支持码片级的核心算法处理的硬件部分作为硬件基本单元使用。图3所示的硬件基本单元12的结构支持上行码片级的核心算法处理，图4所示的硬件基本单元12的结构支持下行码片级的核心算法处理。因此，本发明实施例提供的基带芯片可以根据实际处理信号的类型决定使用硬件基本单元的结构。

可以理解的是，本发明实施例中的硬件基本单元是将现有技术中的硬件架构中的码片核心算法部分经过合并和整合构成的，即将硬件基本单元作为硬件资源池使用。

示例性的，如图1所示，现有的硬件架构中，由n1-n5分别表示需要五个功能模块需要使用A的套数，C1-C5分别表示五个功能模块除去A之外的附属功能，其中，A就是码片核心算法；本发明实施例中，将A作为硬件基本单元，采用软核阵列调用的方法实现不同数量A的调度，完成码片核心算法，再在软核阵列中完成C1-C5的附属功能的处理即可。

S204、DMA检测硬件基本单元的对一个子任务的处理状态，以及该处理状态为完成时，软核阵列接收该DMA发送的中断。

软核阵列根据任务列表，发送与该至少一个子任务对应的搬移命令至DMA之后，DMA检测硬件基本单元的对一个子任务的处理状态，以及该处理状态为完成时，该软核阵列接收该DMA发送的中断。

需要说明的是，DMA的功能就是被软核阵列调度，用来直接和硬件基本单元交互，即搬移软核阵列要下发的任务参数和硬件基本单元要上报的数据和参数。

具体的，DMA检测硬件基本单元对一个子任务的处理状态的实现方式可以为：DMA检测硬件基本单元中的处理标志位的值来判断处理状态，例如，DMA检测硬件基本单元中的处理空信号，当处理空信号为1时，表征一个子任务未完成；当处理空信号为0时，表征一个子任务完成。

需要说明的是，DMA检测硬件基本单元对一个子任务的处理状态的实现方 式可以采用现有技术的多种方式来实现，本发明实施例不作限制。

S205、软核阵列响应中断，从存储器中获取一个子任务的任务结果，并对一个子任务的任务结果进行附属功能处理，并将附属功能处理结果存储至存储器，以供DMA将该存储器中的附属功能处理结果上报，以进行符号级或比特级处理。

软核阵列接收该DMA发送的中断之后，由于通过硬件基本单元完成了一个子任务的码片核心算法，但是一个子任务的附属功能还没有处理，因此，软核阵列响应中断，从存储器中获取一个子任务的任务结果，并对一个子任务的任务结果进行附属功能处理，并将附属功能处理结果存储至存储器，以供DMA将该存储器中的附属功能处理结果上报，以进行符号级或比特级处理。

进一步地，本发明实施例所提供的一种信号处理方法，如图9所示，S202之后，S203之前，该方法还可以包括：S206。具体包括：

S206、软核阵列检测硬件基本单元的缓存状态。

软核阵列将第一任务配置为至少一个子任务，形成包括该至少一个子任务的任务列表之后，由于在硬件基本单元的缓存有空闲时，该软核阵列才能下发子任务，因此，该软核阵列先检测硬件基本单元的缓存状态。

需要说明的是，本发明实施例中的硬件基本单元是作为硬件资源池使用的，在硬件基本单元的缓存有空闲的状态下，软核阵列下发子任务给硬件基本单元的。例如，软核阵列将第一任务分成了10个子任务，而软核阵列检测到硬件基本单元的缓存状态有空闲，可以支持2个子任务的实施，因此，软核阵列就通过DMA下发2子任务给硬件基本单元先处理，等到该硬件基本单元的缓存再次为空闲时，再下发其他子任务。

具体的，软核阵列检测硬件基本单元的缓存状态实现方式可以为：软核阵列检测硬件基本单元的缓存标志位的值来判断缓存状态，例如，软核阵列检测硬件基本单元的非满信号，当非满信号为1时，表征硬件基本单元的缓存已满；当非满信号为0时，表征硬件基本单元的缓存未满。

需要说明的是，软核阵列检测硬件基本单元的缓存状态实现方式可以采用 现有技术的多种方式来实现，本发明实施例不作限制。

可以理解的是，针对码分多址技术的无线接入设备中基带处理码片部分设计，本发明实施例设计了一种基于CPU阵列+软核阵列(简单处理器阵列)+硬件基本单元(硬核架构)的基带芯片，以替代原有基于纯硬核，纯软核，或者CPU阵列+硬核架构的基带芯片，因此，芯片的功耗和面积大幅降低，芯片设计难度和开发周期大幅降低。由于软核阵列可以并列下发子任务至硬件基本单元，因此，流片成功率大幅提高，也便于为用户提供快速定制开发项目，提供快速升级扩容。

进一步地，软核阵列下发子任务是的顺序是按照任务列表进行的，当软核阵列判断出要下发子任务时，将按照任务列表的顺序，将需要下发的子任务的标识及搬移命令发送给DMA，该DMA就可以根据搬移命令，将子任务标识对应的子任务参数从RAM中读取出来，并将子任务对应的子任务请求和子任务参数打包发送给硬件基本单元，以进行码片处理。

进一步地，软核阵列下发子任务的过程可以是定时下发的，因此，当软核阵列检测到硬件基本单元的缓存状态为空闲，且到达下发周期时，软核阵列才下发搬移命令给DMA。

具体的，S206之后，S203可以具体如下：

S203、软核阵列检测到硬件基本单元的缓存状态为空闲时，发送与至少一个子任务对应的搬移命令至DMA。

软核阵列检测硬件基本单元的缓存状态之后，该软核阵列检测到硬件基本单元的缓存状态为空闲时，该软核阵列发送与至少一个子任务对应的搬移命令至DMA。

本发明实施例所提供的一种信息处理方法，软核阵列接收CPU阵列发送的第一任务，该第一任务为码片处理任务；软核阵列将第一任务发送至硬件基本单元，以供该硬件基本单元执行第一任务。采用上述技术实现方案，基带芯片采用CPU阵列+软核阵列+硬件基本单元的架构实现码片处理，由于只将码片核心算法在一个硬件基本单元中实现，并通过软核阵列调度硬件基本单元实现码 片处理任务，这样设计的基带芯片的设计难度低，就将基带芯片的设计面积和功耗大大降低了，进而基带芯片的开发周期就降低了。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用硬件实施例、软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。