用DFE进行偏移的CDR电路的制作方法

本申请公开的实施例大致涉及电子电路，更具体地说，涉及用判决反馈均衡器(DFE)进行偏移的时钟数据恢复(CDR)电路。
背景技术：
：时钟数据恢复(CDR)是用于高速串行通信的接收器系统中的重要模块。CDR模块生成正确的采样时钟相位，以用于数据恢复。高速串行通讯链路的质量对采样时钟相位十分敏感，尤其是出现抖动和噪声的时候。现有的一种CDR是边缘采样CDR(edge-sampledCDR)，边缘采样CDR对模拟输入波形进行过采样，以生成正确的数据采样时钟并恢复传输的数据。边缘采样CDR假定在过零点之间的中心附近对数据进行采样。得到的过采样系统相较于以符号率(也被称作波特率)工作的系统消耗更多的时钟功率。技术实现要素：在此描述的技术提供了用判决反馈均衡器(DFE)进行偏移的时钟数据恢复(CDR)电路。在一个实施例中，一种用于接收器内的时钟数据恢复(CDR)的装置包括判决反馈均衡器(DFE)，该DFE具有提供数据采样的数据限幅器、提供误差采样的误差限幅器以及提供偏移误差采样的偏移误差限幅器，所述偏移误差限幅器可操作成基于偏移的第一后游标(post-cursor)系数设定其阈值。所述装置还包括CDR电路，其可操作成基于所述数据采样和所述偏移误差采样，控制所述数据限幅器、所述误差限幅器和所述偏移误差限幅器的采样时钟。在另一实施例中，接收器包括模拟前端(AFE)，其可操作成从信道接收模拟信号。所述接收器还包括判决反馈均衡器(DFE)，其具有数据限幅器、误差限幅器和偏移误差限幅器，其中，所述数据限幅器可操作成由所述AFE的输出生成数据采样；所述误差限幅器可操作成由所述AFE的输出生成误差采样；所述偏移误差采样可操作成由所述AFE的输出生成偏移误差采样，所述偏移误差限幅器可操作成基于偏移的第一后游标系数设定其阈值。所述接收器还包括判决适应电路，判决适应电路可操作成基于所述数据采样、所述误差采样和所述偏移误差采样，生成所述DFE的脉冲响应系数。所述接收器还包括CDR电路，CDR电路可操作成基于所述数据采样和所述偏移误差采样，控制所述数据限幅器、所述误差限幅器和所述偏移误差限幅器的采样时钟。在另一实施例中，一种用于接收器的时钟数据恢复的方法包括：使用判决反馈均衡器(DFE)的数据限幅器，以一波特率由接收信号生成数据采样；使用所述DFE的误差限幅器，以所述波特率由所述接收信号生成误差采样；使用所述DFE的偏移误差限幅器，以所述波特率由所述接收信号生成偏移误差采样，所述偏移误差限幅器可操作成基于偏移的第一后游标系数设定自其阈值；以及基于所述数据采样和所述偏移误差采样，生成用于所述数据限幅器、所述误差限幅器和所述偏移误差限幅器的采样时钟。参考以下的详细描述，可以理解本申请的各个方面。附图说明为了方便上述特征的详细理解，通过参考示例性的实施方式可以获得在前文已被简要概括的更为详细的描述，附图中展示了一些示例性的实施方式。然而应当注意，附图仅展示了典型的示例性实施方式，因此不被视为限制范围。图1是描绘了示例性的通信系统的框图；图2是描绘了接收器的实施例的框图；图3是描绘了判决反馈均衡器和判决适应电路的实施例的框图；图4A是描绘了用于推测型DFE的数据限幅器的实施例的框图；图4B是描绘了用于推测型DFE的偏移误差限幅器的实施例的框图；图4C是描绘了用于推测型DFE的误差限幅器的实施例的框图；图4D是描绘了用于推测型DFE的附加的限幅器的实施例的框图；图5是根据实施例描绘了用于接收器的时钟数据恢复(CDR)方法的流程图；图6示出了可以在其中使用在此描述的实施例的现场可编程门阵列(FPGA)架构；图7A的图表描绘了不具有DFE的脉冲响应和Mueller-Muller时钟数据恢复(MM-CDR)锁定场景；图7B的图表描绘了在具有DFE但没有偏移的情况下的脉冲响应和MM-CDR锁定场景；图7C的图表根据实施例描绘了具有偏移DFE情况下的脉冲响应和MM-CDR锁定场景；图7D的图表根据实施例描绘了具有偏移DFE情况下的脉冲响应和MM-CDR锁定场景的更多的细节。为了便于理解，在可能的情况下，使用了相同的参考数字来标明附图共同的相同元件。可以预期，一个实施例的元件可以被有益地并入其它实施例。具体实施方式参考附图来描述各种特征。应当注意的是，附图可以是或者可以不是按比例绘制的，并且具有相似的结构或功能的元件在全部附图中由相似的参考数字表示。应当注意的是，附图仅意图促进对特征的描述。其并非意图作为请求保护的发明的详尽描述或者作为请求保护的发明的范围限制。此外，展示的实施例不需要具有显示的所有方面或优点。连同特定实施例进行描述的方面或优点不一定会限制该实施例，并且尽管在任何其他实施例中没有进行展示或者没有进行详细描述，可以在任何其他实施例中实施这些方面或优点。与过采样CDR电路相反，波特率时钟数据恢复(CDR)电路可以被用于串行链路系统。过采样CDR电路相较于波特率CDR电路，需要更多的时钟并且消耗更多的功率。Mueller-MullerCDR(MM-CDR)是一类波特率CDR电路。MM-CDR将级联信道的第一前游标(pre-cursor)的系数(h-1)锁定到第一后游标的系数(h1)，级联信道包括链路的无源部分和有源部分。判决反馈均衡器(DFE)可以被用于串行链路系统，尤其是当数据率高于5吉比特每秒(Gbps)时。在有DFE的情况下，第一后游标系数(h1)通过自适应算法被减小到接近零。作为响应，MM-CDR会将锁定点(lockingpoint)推进到接近h-1＝0，这在大部分情况下使得收敛锁定位置过早地出现，并且使得锁定位置对于信道和发送器去加重(de-emphasis)设定十分敏感。此外，在收敛过程中，第一后游标系数(h1)可以适应至更高的数值，以顾及到额外的符号间干扰(ISI)。在本申请描述的实施例中，通过对DFE的均衡进行偏移，可以修改MM-CDR使用的算法。因此，在有DFE的情况下，可以对锁定相位进行控制，而不是将锁定相位固定在h-1＝h0。在本申请描述的进一步的实施例中，所描述的技术能够通过检查采样相位周围的峰值幅度(peakingamplitude)而进行自动DFE偏移调整，从而使得CDR锁定在脉冲响应的中心附近。该技术获得了良好的误比特率(BER)性能和更好的抖动容限。结合以下的附图来描述有关的各个方面。图1是描绘了示例性的通信系统100的框图。通信系统100包括发送器108，其通过信道116耦接至接收器110。在一个实施例中，发送器108是串行器/解串器(串行/解串器)102的一部分，而接收器110是串行/解串器104的一部分。为了更为清晰，串行/解串器102省略了解串电路，串行/解串器104省略了串行电路。串行/解串器102包括并入串出(PISO)电路106，其将并行输入数据转换成串行输出数据，从而通过发送器108在信道116上进行传输。串行/解串器104包括串入并出(SIPO)电路114，后者将接收器110输出的串行数据转换成并行输出数据。串行/解串器102和串行/解串器104可以包括其它电路(未显示)，例如解码器、编码器等等。虽然示出了串行/解串器102和串行/解串器104，但是在其它实施例中，每个发送器108和/或接收器110可以是独立的电路，而不是更大的收发器电路的一部分。在一些实施例中，发送器108和接收器110可以是一个或多个例如专用集成电路(ASIC)这样的集成电路(IC)的一部分，或者一个或多个例如现场可编程门阵列(FPGA)这样的可编程IC的一部分。信道116可以包括电或光传输介质。电传输介质可以是发送器108和接收器110之间的任何类型的电气通路，其可以包括金属迹线、过孔、电缆、连接器、去耦电容器、终端电阻等等。电传输介质可以是差分信号通路。光传输介质可以是发送器108和接收器110之间的任何类型的光通路，其可以包括任何类型的光学模块。在一个实施例中，发送器108使用数字基带调制在信道116上传输串行数据，例如二进制非归零(NRZ)调制、多电平脉冲幅度调制(PAM-n)等等。在NRZ调制中，每个被传输的符号包括一个比特。在多电平PAM中，每个符号包括多个比特。例如，4电平的PAM(PAM4)包括4个电平并且可以被用于传输两比特的符号。一般而言，发送器108使用具体的调制方案将串行数据作为符号序列进行传输。在NRZ调制中，每个符号具有两个可能的值，而在PAM-n调制中，每个符号具有n个可能的值。发送器108传输符号的速率被称作符号率或波特率。发送器108不会随数据来传输参考时钟。而接收器110则包括时钟数据恢复(CDR)电路112(或者CDR112)，以用于从输入的符号流提取时钟。被提取的时钟被用于对输入的符号流进行采样，并恢复所传输的比特。如在此的描述，CDR电路112以波特率进行操作，而不是对输入的符号流进行过采样。因此，CDR电路112相比于过采样CDR电路节省了功率。图2是一框图，其描绘了接收器110的实施例。接收器110包括模拟前端(AFE)202、判决反馈均衡器(DFE)204、CDR112、相位插值器206、锁相环路(PLL)208、时钟缓冲器210和判决适应电路212。AFE202包括输入，该输入可操作成从信道116接收模拟输入信号。信道116降低了传输模拟信号的信号质量。信道插入损耗即为模拟信号中与频率有关的信号功率下降。当信号经过传输线时，模拟信号的高频分量比低频分量衰减更多。一般而言，信道插入损耗随着频率的增加而增加。模拟信号中的信号脉冲能量在信道116上传播时，可以从某一符号周期扩散至另一个符号周期。所产生的失真被称为符号间干扰(ISI)。一般而言，ISI随着通信系统速度的增加而变得更为严重。AFE202可以包括各种模拟电路，例如连续时间线性均衡器(CTLE)电路、自动增益控制(AGC)电路等等。AFE202的输出提供了模拟信号(表示为r(t)，其中t表示时间)。DFE204的输入被耦接至AFE202的输出，以接收模拟信号r(t)。DFE204包括多个限幅器205，限幅器205可操作成对模拟信号r(t)进行采样。限幅器205使用时钟缓冲器210提供的采样时钟(时钟)对模拟信号进行采样。每个限幅器205均以波特率(符号率)进行操作。DFE204针对每个符号(k)输出四种采样流，包括数据采样(dk)流、误差采样(ek)流、偏移误差采样(ek’)流以及一个或多个额外的采样(xk)流。数据采样dk提供估计的输出符号。判决适应电路212包括用于接收误差采样ek、数据采样dk和采样xk的输入。判决适应电路212基于输入的采样来计算DFE204的系数。DFE204和判决适应电路212可操作成对模拟信号进行均衡，以补偿后游标的ISI。在下面会讨论偏移误差采样ek’和额外的采样xk。CDR112的输入被耦接至DFE204的输出，以接收数据采样dk和偏移误差采样ek’。CDR112基于数据采样dk和偏移误差采样ek’生成每个符号的采样相位值。在一个实施例中，CDR112可以使用Mueller-Muller算法来生成采样相位值。相位插值器206的输入被耦接至CDR112的输出，以接收采样相位。相位插值器206的另一输入被耦接至PLL208的输出，以接收时钟信号。相位插值器206基于CDR112输出的采样相位值，调整来自PLL208的时钟信号的相位。时钟缓冲器210的输入被耦接至相位插值器206的输出，以接收相位经调整的时钟信号。如下文所讨论的那样，时钟缓冲器210输出多个时钟。CDR112使用偏移误差采样ek’进行操作，而不是判决适应电路212所使用的误差采样ek来进行操作。DFE204通过对第一后游标的系数(h1)进行偏移(在h1中产生偏移量)，确定偏移误差采样ek’。具有偏移的第一后游标系数在这里被称为h’1。在一些实施例中，h’1可以是固定值。在其它实施例中，h’1可以进行适应性调整，以使得CDR112可以锁定在脉冲响应的中心附近。限幅器205可以使用相对于数据采样器相位具有两个相位偏移的时钟符号对模拟信号进行采样，以生成额外的采样xk。相位偏移与单位间隔(UI)相比可以很小，并且可以使用时钟缓冲器210内的缓冲延迟来实现相位偏移。如下文所讨论的那样，判决适应电路212可以使用额外的采样xk来调节h1’，其中该额外的采样xk是通过使用偏移相位时钟来生成的。图7A是图表702，其描绘了没有DFE的脉冲响应和MM-CDR锁定场景。图表702包括表示时间的轴704，其中从左往右时间(以任意单位)增加，并且包括表示量值的轴706，其中从下往上量值(以任意单位)增大。曲线708显示了脉冲响应，并且连同显示了第一前游标系数h-1、主游标系数h0和第一后游标系数h1的位置。MM-CDR适应的代价函数是ekdk+1-ek+1dk(等式1)，其中dk是接收到的第k个数据采样，ek是接收到的第k个误差采样。第k个误差采样可以被定义成：其中hl是信道的第I个脉冲响应系数。在统计上，代价函数等价于h-1–h1，并且MM-CDR使第一前游标系数和第一后游标系数之间的差值趋于零。图7B是图表710，其描绘了在具有DFE但没有偏移的情况下的脉冲响应和MM-CDR锁定场景。图7B中与图7A的元素相同和近似的元素如上文所述，并且采用相同的参考数字来表示。在有DFE的情况下，第一后游标系数h1远离了误差信号，并且误差变成了：在统计上，代价函数等价于h-1。所以在有DFE的情况下，MM-CDR使第一前游标系数等于零。这会使得收敛锁定位置过早地出现，如图7B所示。图7C是图表714，其根据一个实施例描绘了在具有偏移DFE情况下的脉冲响应和MM-CDR锁定场景。图7C中与图7A的元素相同和近似的元素如上文所述，并且采用相同的参考数字来表示。通过对CDR112所使用的误差采样进行偏移，可以修改Mueller-Muller代价函数，从而使得CDR112能够被锁定在任何相位上。例如，不是完全地消除第一后游标系数h1，而是仅消除该第一后游标系数的一部分，如h’1指示。在这种情况下，误差变成了：在统计上，代价函数变成了h-1-(h1-h′1)＝h-1-Δh1，其中Δh1是残余的第一后游标系数，其没有被从偏移误差采样中消除。因此，CDR112的锁定相位变成了h-1＝Δh1，也就是脉冲响应的中心，如图7C所示。进一步地，可以适应性调整偏移的第一后游标系数h’-1，从而使得CDR112能够维持对持脉冲响应的中心的锁定。图3是框图，其描绘了DFE204和判决适应电路212的实施例。DFE204包括求和器303、反馈通路305和限幅器205。限幅器205包括数据限幅器302、偏移误差限幅器304、误差限幅器306以及一个或多个限幅器308。判决适应电路212包括适应逻辑310、适应逻辑312以及适应逻辑312。求和器303的输入从AFE202接收模拟信号r(t)，求和器303的另一输入被耦接至反馈通路305的输出。求和器303将模拟信号r(t)与反馈通路305的输出求和，以生成模拟信号y(t)。模拟信号y(t)被耦接至限幅器302至308中的每一个。数据限幅器302的输入被耦接至求和器303的输出，以接收模拟信号y(t)。基于第一后游标系数h1来设定数据限幅器302的阈值。在本实施例中，DFE204包括推测的或“预见性的”架构。在推测的架构中，第一抽头(h1)是“未展开的(unrolled)”，并且被从反馈通路305中移除。推测型DFE背后的基本概念是：每个符号均是逻辑“0”或逻辑“1”，并且两种可能性的判决阈值均是已知的。因此，数据限幅器302使用两个单独的判决阈值h1和–h1为并行采样通路上的每个符号做出两个单独的判决。并行的采样通路被多路复用，从而基于在先前被选择的判决来选择“正确的”判决。数据限幅器302根据由时钟缓冲器210输出的时钟信号(clk)对信号y(t)进行采样，以生成数据采样dk。偏移误差限幅器304的输入被耦接至求和器303的输出，以接收模拟信号y(t)。基于主游标系数h0和偏移的第一后游标系数h’1的组合来设定偏移误差限幅器304的阈值。偏移误差限幅器304可以使用由h0和h’1的组合所生成的判决阈值，在并行的判决通路上生成分别的采样。并行的采样通路被多路复用，从而基于先前的数据采样来选择“正确的”偏移误差。偏移误差限幅器304根据时钟信号clk对信号y(t)进行采样，以生成偏移误差采样ek’。误差限幅器306的输入被耦接至求和器303的输出，以接收模拟信号y(t)。基于主游标系数h0和第一后游标系数h1的组合来设定误差限幅器306的阈值。误差限幅器306可以使用由h0和h1的组合生成的判决阈值，在并行的判决通路上生成分别的采样。并行的采样通路被多路复用，从而基于先前的数据采样来选择“正确的”误差。误差限幅器306根据时钟信号clk对信号y(t)进行采样，以生成误差采样ek。限幅器308的输入被耦接至求和器303的输出，以接收模拟信号y(t)。在一些实施例中，提供了一个限幅器308。在其他实施例中，提供了两个限幅器308。基于主游标系数h0和第一后游标系数h1的组合来设定每个限幅器308的阈值。每个限幅器308均可以使用由h0和h1的组合而生成的判决阈值，在并行的判决通路上生成分别的采样。并行的采样通路被多路复用，从而基于先前的数据采样来选择“正确的”值。每个限幅器308均可以根据时钟信号对信号y(t)进行采样，其中该时钟信号相较于时钟信号clk具有相位偏移。在一个实施例中，一个限幅器308可以使用时钟信号clk_L(早于clk)或者时钟信号clk_R(迟于clk)对y(t)进行采样。在另一实施例中，第一限幅器308可以使用时钟信号clk_L对y(t)进行采样，第二限幅器可以使用clk_R对y(t)进行采样。可以由时钟缓冲器210生成时钟信号clk_L和clk_R。clk_L和clk_R中的每一个的相位偏移均可以小于UI周期。判决适应电路212为DFE204所使用的脉冲响应系数生成多个值。适应逻辑310的输入可以接收数据采样和误差采样。适应逻辑310使用任何已知的算法为主游标系数和第一后游标系数计算数值，其中这些算法适合于生成DFE的脉冲响应系数。适应逻辑312的输入从限幅器308接收采样xk。适应逻辑312基于提前的时钟clk_L、延迟的时钟clk_R或者两者，为主游标系数h0计算数值，该数值可以称为h0L和h0R。适应逻辑312的输入可以接收主游标系数h0、第一后游标系数h1以及系数h0L和/或h0R。适应逻辑312基于下述的算法为偏移的第一后游标系数h’1计算数值。判决适应电路212还可以使用任何已知的自适应算法来生成第二、第三、第四等等后游标系数，以供反馈通路305使用。图7D是图表718，其根据实施例描绘了在具有偏移DFE的情况下更为详细的脉冲响应和MM-CDR锁定场景。图7中与图7A的元素相同和近似的元素如上文所述，并且采用相同的参考数字来表示。假设提供的两个限幅器308分别基于clk_L和clk_R进行采样。两个限幅器308具有相对于数据采样器相位的相位偏移△t1和△t2。相位偏移△t1和△t2相对于UI来说很小。限幅器308的输出可以被用于在这两个采样相位上生成脉冲响应h0L和h0R的量值。表1显示了由适应逻辑312使用以对h’1进行适应性调整的示例性算法。表1条件h0L>h0Rh0L>h0Rh0L>h0R锁定相位延迟提前中心为h’1投票增量减量不投票如表1所示，如果h0L>h0R，那么锁定相位是延迟的，并且适应逻辑312增加了h’1的数值。如果h0L<h0R，那么锁定相位是提前的，并且适应逻辑312减小了h’1的数值。如果h0L＝h0R，那么锁定相位位于中心，并且适应逻辑312维持h’1的数值。在一些实施例中，可以仅使用一个限幅器308。表2显示了由适应逻辑312使用以仅基于一个限幅器308适应性调整h’1的示例性算法。表2条件h0>h0Rh0<h0Rh0＝h0R锁定相位延迟提前中心为h’1投票增量减量不投票如表2所示，假设基于时钟信号clk_R(延迟的时钟信号)仅使用了一个限幅器308。如果h0>h0R，那么锁定相位是延迟的，并且适应逻辑312增加了h’1的数值。如果h0<h0R，那么锁定相位是提前的，并且适应逻辑312减小了h’1的数值。如果h0＝h0R，那么锁定相位位于中心，并且适应逻辑312维持h’1的数值。基于时钟信号clk_L(提前的时钟信号)，仅使用一个限幅器308可以实现相似的算法。图4A是框图，其描绘了用于推测型DFE的数据限幅器302的实施例。数据限幅器302包括限幅器电路402、限幅器电路404、多路复用器406和延迟电路408。限幅器电路402和404分别基于时钟信号clk对模拟信号y(t)进行采样。基于–h1来设定限幅器402的判决阈值，基于h1来设定限幅器404的判决阈值。限幅器402和404的输出被耦接至多路复用器406的输入。多路复用器406的控制输入可以接收数据采样dk。多路复用器406的输出被耦接至延迟电路408的输入。延迟电路408的输出提供数据采样dk。图4B是框图，其描绘了用于推测型DFE的偏移误差限幅器304的实施例。偏移误差限幅器304包括限幅器电路410、412、414和416。限幅器电路410至416分别基于时钟信号clk对模拟信号y(t)进行采样。可以基于h0+h’1来设定限幅器电路410的判决阈值。可以基于-h0+h’1来设定限幅器电路412的判决阈值。可以基于h0-h’1来设定限幅器电路414的判决阈值。可以基于-h0-h’1来设定限幅器电路416的判决阈值。限幅器电路410和412的输出被耦接至多路复用器418的输入。限幅器电路414和416的输出被耦接至多路复用器420的输入。多路复用器418和420的控制输入可以接收数据采样dk。多路复用器418的输出被耦接至延迟电路422的输入。多路复用器420的输出被耦接至延迟电路424的输入。多路复用器426的输入被分别耦接至延迟电路422和424的输出。多路复用器426的控制输入可以接收数据采样dk。多路复用器426的输出提供了偏移误差采样ek’。图4C是框图，其描绘了用于推测型DFE的误差限幅器306的实施例。误差限幅器306包括限幅器电路428、430、432和434。限幅器电路428至434分别基于时钟信号clk对模拟信号y(t)进行采样。可以基于h0+h’1来设定限幅器电路428的判决阈值。可以基于-h0+h’1来设定限幅器电路430的判决阈值。可以基于h0-h’1来设定限幅器电路432的判决阈值。可以基于-h0-h’1来设定限幅器电路434的判决阈值。限幅器电路428和430的输出被耦接至多路复用器436的输入。限幅器电路432和434的输出被耦接至多路复用器438的输入。多路复用器436和438的控制输入可以接收数据采样dk。多路复用器436的输出被耦接至延迟电路440的输入。多路复用器438的输出被耦接至延迟电路442的输入。多路复用器444的输入被分别耦接至延迟电路440和442的输出。多路复用器444的控制输入可以接收数据采样dk。多路复用器444的输出提供了误差采样ek。图4D是框图，其描绘了用于推测型DFE的限幅器308的实施例。在该实施例中，限幅器308包括限幅器308-1和限幅器308-2。限幅器308-1基于提前的时钟clk_L进行操作，而限幅器308-2基于延迟的时钟clk_R进行操作。限幅器308-1包括限幅器电路446和限幅器电路448。限幅器电路446和448分别基于提前的时钟信号clk_L对模拟信号y(t)进行采样。可以基于h0–h1来设定限幅器电路446的判决阈值，并且可以基于–h0+h1来设定限幅器电路448的判决阈值。限幅器电路446和448的输出分别被耦接至延迟电路450和452的输入。延迟电路450和452的输出分别被耦接至延迟电路454和456的输入。延迟电路454和456的输出被耦接至多路复用器458的输入。多路复用器458的控制输入可以接收数据采样dk。多路复用器458的输出基于提前的时钟提供了采样x_Lk。限幅器308-2包括限幅器电路460和限幅器电路462。限幅器电路460和462分别基于延迟的时钟信号clk_R对模拟信号y(t)进行采样。可以基于h0–h1来设定限幅器电路460的判决阈值，并且可以基于–h0+h1来设定限幅器电路462的判决阈值。限幅器电路460和462的输出分别被耦接至延迟电路464和466的输入。延迟电路464和466的输出分别被耦接至延迟电路468和470的输入。延迟电路468和470的输出被耦接至多路复用器472的输入。多路复用器472的控制输入可以接收数据采样dk。多路复用器472的输出基于延迟的时钟提供了采样x_Rk。图5是根据一个实施例描绘了用于接收器的时钟数据恢复(CDR)的方法500的流程图。方法500可以由上面描述的接收器110实现。方法500开始于方框502，其中数据限幅器302以一波特率由接收信号生成数据采样。在方框504，偏移误差限幅器304以波特率由接收信号生成偏移误差采样。在方框506，误差限幅器306以波特率由接收信号生成误差采样。在方框508，CDR112基于数据采样和偏移误差采样，控制数据限幅器302、偏移误差限幅器304以及误差限幅器306的采样时钟。方框508可以包括方框510，其中CDR112使得代价函数最小化，该代价函数由第一前游标系数和残余系数之间的差值定义，该残余系数包括第一后游标系数和偏移的第一后游标系数之间的差值。方框504包括方框512，其中偏移误差限幅器304基于主游标系数和偏移的第一后游标系数的组合来设定其阈值。方框506包括方框514，其中误差限幅器306基于主游标系数和第一后游标系数的组合来设定自身的阈值。在一个实施例中，方法500还包括方框516，其中限幅器308基于相移时钟，以波特率由接收的信号生成采样，其中相移时钟具有相对于采样时钟的相位移动。在方框518，判决适应电路212可以使用来自限幅器308的采样以适应性调整偏移的第一后游标系数，其中偏移的第一后游标系数被用于生成CDR电路112所使用的偏移误差采样。虽然上面描述了具体的实施例，但是本申请中描述的技术可以被应用于其它实施例。例如，虽然描述的是推测型DFE，但是本申请中描述的技术能够与直接反馈型DFE一起使用。虽然示出的DFE处理的是由AFE输出的模拟信号，但是在其它实施例中，模数转换器(ADC)可以被设置在AFE和DFE之间并且DFE可以对数字信号进行操作。进一步地，使用偏移来控制CDR的定时位置的这种技术，可以与DFE或者不与DFE一起应用，或者可以被应用于任何多抽头的DFE架构内。虽然上面描述了具体的代价函数，但是本申请中描述的技术也可以与使其它的代价函数最小化的CDR一起使用。可以在配置在IC(例如FPGA)内的串行的接收器或收发器中使用本申请中描述的CDR系统。图6展示了FPGA架构600，其包括大量不同的可编程片，这些可编程片包括下面的这些可编程片，包括多千兆位收发器(“MGT”)601、可配置逻辑模块(“CLB”)602、随机存取存储器模块(“BRAM”)603、输入/输出模块(“IOB”)604、配置逻辑和时钟逻辑(“CONFIG/CLOCKS”)605、数字信号处理模块(“DSP”)606、专用输入/输出模块(“I/O”)607(例如，配置端口和时钟端口)，以及其他可编程逻辑608，例如数字时钟管理器、模数转换器、系统监控逻辑等。一些FPGA还包括专用处理器模块(“PROC”)610。在一些FPGA中，每个可编程片包括至少一个可编程互连元件(“INT”)611，可编程互连元件611在相同的片之内与可编程逻辑元件的输入输出端子620进行连接，如图6顶部包括的示例所示。每个可编程互连元件611也包括与在相同的片或者其他的片之内的相邻可编程互连元件的互连段622进行连接。每个可编程互连元件611也包括与在逻辑模块(未显示)之间的通用路由资源的互连段624进行连接。通用路由资源可以包括位于逻辑模块(未显示)之间的路由通道，路由通道包括互连段的通路(例如，互连段624)以及用于连接互连段的开关模块(未显示)。通用路由资源的互连段(例如，互连段624)可以跨越一个或多个逻辑模块。可编程互连元件611与通用路由资源合起来一起为展示的FPGA执行可编程互连结构(“可编程互连”)。在示例性的实施方式中，CLB602可以包括可配置逻辑元件(“CLE”)612，可配置逻辑元件612可以被编码成执行用户逻辑加单个可编程互连元件(“INT”)611。除了包括一个或多个可编程互连元件之外，BRAM603还可以包括BRAM逻辑元件(“BRL”)613。通常，片内包括的互连元件的数量取决于片的高度。在图示的实施例中，BRAM片具有的高度与5个CLB的高度相同，但是也可以使用其它的数量(例如，4个)。除了包括合理数量的可编程互连元件之外，DSP片606可以包括DSP逻辑元件(“DSPL”)614。除了可编程互连元件611的一个实例之外，IOB604可以包括，例如，输入/输出逻辑元件(“IOL”)615的两个实例。本领域的技术人员十分清楚，诸如被连接至I/O逻辑元件615的实际的I/O压焊点，通常不会被局限于输入/输出逻辑元件615的区域。在图示的实施例中，在裸片中部附近的水平区域(图6所示)被用于配置逻辑、时钟逻辑以及其它控制逻辑。从该水平区域或水平栏延伸出来的垂直栏609被用于横跨FPGA的宽度来分配时钟信号和配置信号。利用图6中所示架构的一些FPGA可以包括额外的逻辑模块，这些额外的逻辑模块会打乱组成了FPGA中的一大部分的规则列式结构。额外的逻辑模块可以是可编程模块和/或专用逻辑。例如，处理器模块610可以跨越CLB和BRAM的几栏。处理器模块610可以包括各种部件，这些部件的范围可以从单个微处理器到由微处理器、存储控制器、外围设备等组成的完整可编程处理系统。需要注意的是，图6仅意图展示示例性的FPGA架构。例如，一行中逻辑模块的数量、行的相对宽度、行的数量和顺序、行中包括的逻辑模块的类型、逻辑模块的相对大小以及图6的顶部包括的互连/逻辑实施方式都仅仅是示例性的。例如，在实际的FPGA中，无论CLB出现在哪里，通常包括不止一相邻行的CLB，以促进用户逻辑的高效实现，但是相邻CLB行的数量随FPGA的整体大小而变化。在一个实施例中，一个或多个MGT601中可以包括接收器110的实例。虽然上述内容涉及特定的实施例，但是在没有背离其基本范围的情况下，可以设想出其他的实施例和进一步的实施例，而其范围由权利要求确定。当前第1页1 2 3