用于毫米波无线通信的试验验证平台的制作方法

本发明涉及无线通信技术领域，尤其涉及一种用于毫米波无线通信的试验验证平台。

背景技术：

无线通信的演进已经经历了4代，最早出现的是模拟通信，只能传输语音业务；第二代(2G)以GSM为主，主要传输语音和低速的数据业务；第三代(3G)包括WCDMA和TD-S等，初步实现了移动互联网操作，推动了智能手机的普及；第四代(4G)实现了高速无线接入和丰富的多媒体应用。第五代(5G)无线通信技术目前在国际上还处于前期研发阶段，相关技术目前还没有明确的国际标准。预期中，5G将给无线通信带来革命性的飞跃，5G的核心目标就是要实现超高速的数据传输，传输速率达到几个G甚至10G比特率，从而彻底解决现在移动通信的速率瓶颈。为了实现超高速数据传输的目标，5G需要采用全新的无线传输技术，由于频率资源和带宽问题，需要使用更高的频段，例如毫米波，调制带宽会从现在的几十M跨越到500M到3GHz，而且还会使用新的物理层技术包括调制编码和多址接入，所以针对5G关键技术的研究和验证是目前的主要任务。

第五代移动通信系统实现超高数据传输目标的核心技术是采用毫米波频段和高达500MHz-4GHz的超宽带信号调制，远远超过目前最新的4G和WLAN技术所使用的频率范围和调制带宽，给目前的5G研究和产品开发提出了很大的挑战，需要研发全新的器件、模块、基带、和射频微波系统。因此，目前迫切需要一种针对用于毫米波无线通信(5G终端)研究和测试的试验验证平台。

技术实现要素：

有鉴于此，本发明提供了一种用于毫米波无线通信的试验验证平台，该验证平台能够产生和分析毫米波信号，能够实现在毫米波频段(500M到3GHz超宽带信号)的发射和接收，满足5G终端的研究和产品开发试验验证。

为了实现上述的目的，本发明采用了如下的技术方案：

一种用于毫米波无线通信的试验验证平台，其包括基带处理单元、射频处理单元、GPS时钟模块以及用于提供工作电源的电源模块；所述基带处理单元和所述射频处理单元通过万兆以太网接口相互连接，所述GPS时钟模块通过数据总线分别与所述基带处理单元和所述射频处理单元连接；所述基带处理单元包括相互连接的SoC芯片组和FPGA芯片组；所述基带处理单元用于生成对应于毫米波信号的第一基带信号，将第一基带信号发送至所述射频处理单元；所述基带处理单元还用于对从所述射频处理单元接收到的第二基带信号进行分析处理；所述射频处理单元用于对所述第一基带信号进行射频处理，转换成毫米波信号发射出；所述射频处理单元还用于对接收到的毫米波信号进行射频处理，转换成第二基带信号发送至所述基带处理单元；所述GPS时钟模块用于向所述基带处理单元和所述射频处理单元提供参考时钟信号和参考本振信号。

具体地，所述SoC芯片组和所述FPGA芯片组分别设置有SFP接口，所述SoC芯片组和所述FPGA芯片组通过所述SFP接口与所述射频处理单元进行数据交换。

具体地，所述SoC芯片组包括至少两个SoC芯片，每一SoC芯片分别通过GE接口与所述FPGA芯片组进行数据交换；所述FPGA芯片组包括至少两个FPGA芯片，任意两个FPGA芯片之间通过高数串行接口进行数据交换。

具体地，每一SoC芯片以及每一FPGA芯片分别连接有一DDR3内存。

具体地，所述DDR3内存的容量为3GB。

具体地，所述SoC芯片组包括两个SoC芯片，所述FPGA芯片组包括四个FPGA芯片。

具体地，所述射频处理单元包括控制和接口模块、毫米波射频模块以及射频前端模块；其中，所述控制和接口模块用于控制对信号的处理并实现与所述基带处理单元进行数据交换；所述毫米波射频模块用于将第一基带信号转换成毫米波信号，还用于将接收到的毫米波信号转换成第二基带信号；所述射频前端模块用于发射和接收毫米波信号。

具体地，所述控制和接口模块包括FPGA芯片、数模转换器、模数转换器以及USB3.0接口、SFP接口和PCIe接口。

具体地，所述毫米波射频模块包括压控振荡器、混频器、功率放大器、低噪声放大器、锁相环路、滤波器以及发射电路和接收电路。

具体地，所述射频前端模块包括双工器和天线。

本发明实施例提供的用于毫米波无线通信的试验验证平台，能够产生和分析毫米波信号，能够实现在毫米波频段(500M到3GHz超宽带信号)的发射和接收，满足5G终端的研究和产品开发试验验证。

附图说明

图1是本发明实施例中的用于毫米波无线通信的试验验证平台的结构框；

图2是本发明实施例中的基带处理单元的结构框图；

图3是本发明实施例中的射频处理单元的结构框图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明的具体实施方式进行详细说明。这些优选实施方式的示例在附图中进行了例示。附图中所示和根据附图描述的本发明的实施方式仅仅是示例性的，并且本发明并不限于这些实施方式。

在此，还需要说明的是，为了避免因不必要的细节而模糊了本发明，在附图中仅仅示出了与根据本发明的方案密切相关的结构和/或处理步骤，而省略了与本发明关系不大的其他细节。

参阅图1至图3，本实施例提供了一种用于毫米波无线通信的试验验证平台。该验证平台包括基带处理单元1、射频处理单元2、GPS时钟模块3以及用于提供工作电源的电源模块4。其中，所述基带处理单元1和所述射频处理单元2通过万兆以太网接口5相互连接，所述GPS时钟模块3通过数据总线6分别与所述基带处理单元1和所述射频处理单元2连接。

其中，所述基带处理单元1包括相互连接的SoC芯片组11和FPGA芯片组12。所述基带处理单元1用于生成对应于毫米波信号的第一基带信号，将第一基带信号发送至所述射频处理单元2；所述基带处理单元1还用于对从所述射频处理单元2接收到的第二基带信号进行分析处理。所述射频处理单元2用于对所述第一基带信号进行射频处理，转换成毫米波信号发射出；所述射频处理单元2还用于对接收到的毫米波信号进行射频处理，转换成第二基带信号发送至所述基带处理单元1。所述GPS时钟模块3用于向所述基带处理单元1和所述射频处理单元2提供参考时钟信号和参考本振信号。

其中，基带处理单元1是验证毫米波通信的数据生成和分析的关键模块，必须满足各种算法的复杂度和实时性需求，同时还需要具备连接射频处理单元和核心网的高速接口能力。具体地到本实施例中，如图2所示，所述SoC芯片组11包括两个SoC芯片，所述FPGA芯片组12包括四个FPGA芯片。所述SoC芯片组11和所述FPGA芯片组12分别设置有SFP接口，所述SoC芯片组和所述FPGA芯片组通过所述SFP接口与所述射频处理单元2进行数据交换。每一SoC芯片分别通过GE接口与所述FPGA芯片组12进行数据交换，任意两个FPGA芯片之间通过高数串行接口进行数据交换。需要说明的是，在另外的一些实施例中，也可以选择其他数量的SoC芯片和FPGA芯片，但是SoC芯片的数量应当至少为两个，并且每一SoC芯片分别通过GE接口与所述FPGA芯片组进行数据交换；FPGA芯片的数量也应当至少为两个，并且任意两个FPGA芯片之间通过高数串行接口进行数据交换。进一步地，如图2所示，每一SoC芯片以及每一FPGA芯片分别连接有一DDR3内存。具体地到本实施例中，所述DDR3内存的容量为3GB。

如上所述的基带处理单元1的架构，各处理芯片之间采用超高速串行接口进行数据交换，单板处理能力达4000GMAC。基带处理单元1能够提供多个12.5Gbps的高速串口，这些接口可以按需要配置为SFP接口，GE接口(板间数据交换，通过外置的10GE交换机，可以满足数据实时传输，广播以及分发的要求)。另外，处理板内也将提供高达480Gbps的交换带宽，以满足板内芯片间的高速连接。此外，基带处理单元1将包含18GB的DDR3内存，可以用于数据的存储和缓冲。

其中，如图3所示，所述射频处理单元2包括控制和接口模块21、毫米波射频模块22以及射频前端模块23。其中，所述控制和接口模块21用于控制对信号的处理并实现与所述基带处理单元1进行数据交换；所述毫米波射频模块22用于将第一基带信号转换成毫米波信号，还用于将接收到的毫米波信号转换成第二基带信号；所述射频前端模块23用于发射和接收毫米波信号。

具体地，所述控制和接口模块21包括FPGA芯片、数模转换器DAC、模数转换器ADC以及USB接口、SFP接口和PCIe接口。所述毫米波射频模块22包括压控振荡器VCO、混频器Mix、功率放大器PA、低噪声放大器LNA、锁相环路PLL、滤波器RF filter以及发射电路Tx和接收电路Rx。所述射频前端模块23包括双工器DUP和天线ANT。

其中，控制和接口模块21中的FPGA作为该模块的大脑，承担着控制和接口模块21的控制任务，此外该FPGA还能协助分担部分基带处理单元1的功能。控制和接口模块21设置了USB接口、SFP接口和PCIe接口三种接口。其中，SFP接口是实现与所述基带处理单元1进行数据交换；USB接口采用的是USB3.0接口，鉴于目前一些通用无线平台(例如USRP B210)采用USB 3.0的接口，因此控制和接口模块21中支撑此接口并做到和USRP B210兼容，由此，如果基带板卡采用基于GPP架构的PC只要有USB 3.0接口就能连接到本发明中的射频处理单元2。PCIe接口作为Eurecom推荐的Express MIMO2的平台的标准接口，在业界尽管用的人不多，但作为官方发布的硬件且许多小型的uTCA架构都采用此接口，因此控制和接口模块21中也集成这个接口。

其中，毫米波射频模块22中的各个功能模块可以是集成的，也可以是采用分立元件组成。毫米波射频模块22与控制和接口模块21之间的接口是模拟接口，发射链路上数模转换器DAC转换后的信号接入毫米波射频模块22进行调制，接收链路上解调之后的信号接到模数转换器ADC上。

其中，射频前端模块23中天线ANT可以根据实际需要设计，一般毫米波和Massive MIMO等功能一起使用的话，终端一般最少需要4根天线，甚至需要8根天线，这个时候需要做成毫米波的天线阵列。

如上提供的用于毫米波无线通信的试验验证平台，在数据的发送方向上，信道编码，交织/速率匹配，调制以及串并变换等功能将选用SoC实现，考虑到SoC的处理能力，也为了避免芯片间频繁的数据交换，这些功能模块将作为一个整体在一块板内的SoC芯片组11中实现。协同预编码功能模块作为发送的核心模块，高阶矩阵的运算复杂度极高，而且必须采用浮点数进行中间步骤的运算(因为定点数的运算过程中必须不断进行舍入和截断，以保证中间数据位宽可以保持在合理的范围内，每次舍入或者截断，都会带来一定的误差，这些误差不断累积后，会越来越大，导致最终数据无法满足精度的需求，从而使结果根本无法使用)，同时，该功能模块要求实时计算和反馈，SoC芯片无法在很短的时间内完成模块的计算过程，因此预编码功能模块将利用FPGA芯片中的浮点计算模块来实现。预编码之后OFDM调制和物理成帧也将由FPGA芯片来实现，减少不必要的数据交换，以减小时延。成帧后的数据再通过多个标准的SFP接口(可采用标准的CPRI协议或者其他高速串行协议)发送给射频处理单元,，射频处理单元将完成上采样滤波、同步控制(以确保天线阵列各天线间信号发送的一致性)、射频子板控制(包括频点，增益控制等)功能。在数据接收方向上，射频处理单元的主要功能包括：射频子板控制、自动增益控制、同步控制、定时同步、数字下变频、下采样滤波等，这些功能模块的控制由射频处理单元中的FPGA实现。物理层解帧，OFDM解调和信道估计等功能将在FPGA芯片组12上实现，但其中部分控制功能将由SoC芯片组11完成，解调和解交织功能以及信道译码模块等也均在FPGA芯片组12中实现。终端的MAC功能负责数据业务汇聚，分拆/打包，ARQ(Automatic Repeat reQuest)以及各种控制管理信令的处理等功能都将在基带板的SoC芯片中实现。在控制与业务终端上，需要开发试验验证平台的控制软件，作为本原型平台的一个人机接口，完成对整个原型平台的配置、控制、设备状态监视和各种性能数据的采集处理，方便各种测试验证工作。另外，控制与业务服务器还将作为业务源服务器，如视频源和数据源等。

综上所述，本发明实施例提供的用于毫米波无线通信的试验验证平台，基带处理单元包括相互连接的SoC芯片组和FPGA芯片组，并且各处理芯片之间采用超高速串行接口进行数据交换，其能够产生和分析毫米波信号，能够实现在毫米波频段(500M到3GHz超宽带信号)的发射和接收，满足5G终端的研究和产品开发试验验证。并且，所搭建的基带处理单元和射频处理单元具有可配置能力和可扩展能力，可以构造多种评估场景，来灵活试验验证各种关键技术，并且适用于未来功能不断完善的毫米波通信试验需要。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上所述仅是本申请的具体实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。