专利名称：译码均衡器的制作方法
该发明涉及一种用于高分辨率电视信号的采样值传输系统如MUSE(多路子-尼奎斯特采样编码)系统的译码均衡器，并进一步涉及一种用于译码均衡器并适于实现其传输系统传输特性的自动均衡子区域型的A/D转换器。
对于由偏置采样所产生的采样值的传输来讲，如在MUSE系统中，其传输通路特性的均衡，通常的技术是在接收机一方采用标准的接收机，而在发射机一方通过编码器完成予均衡，以此使该接收机能有满意的重现特性。但是，如果在该标准接收机中存在有特性上的易变性，那么这种技术就不能实现有效的予均衡了。另一个问题是，当给不同的信息媒介，例如BS(广播卫星)系统及22CH2地面系统，输送信号时，则需要用不同的均衡。
如在日本专利申请JP-A-172826/62公开的那样，用于高分辨率电视信号的模拟信号传输的传输特性的自动均衡技术是在电视信号中插入一些单位脉冲信号作为测试信号，并通过顺序信号处理检测传输通路的传输特性。因此，它需要一个用于中继线系统的16.2MH2时钟频率的A/D转换器和一个用于均衡系统的32.4MH2时钟频率的A/D转换器。
本发明的一个目的是给出一种能够均衡偏置采样信号的译码均衡器，从而在接收机一方能有总是满意的传输特性。
本发明的另一个目的是给出一种电路结构简单而且电路设计容易的译码均衡器。
本发明再一个目的是给出一种用于上述译码均衡器均子区域型A/D转换器，并且能够有效地实现电视信号的A/D转换及自动均衡测试信号的A/D转换，而无需增加电路结构的复杂性。
本发明归结于一种用于传输系统的译码均衡器。在该系统中，高分辨率的电视信号在指定的频率上被采样，并传输用于检测传输通路传输特性的采样值和测试信号，用译码器对该采样值进行译码，利用测试信号对该传输通路的传输特性进行均衡，该均衡器包括有在两倍于指定采样频率的频率上提取采样值的第一采样装置，在指定的采样频率上提取采样值的第二采样装置，对第一采样装置的输出信号进行滤波的滤波器装置，从而产生出用于校正传输高分辨率电视信号传输失真的校正值;把第二采样装置的输出信号经过一段延迟后加到滤波器装置的输出信号上的加法装置，从加法装置的输出信号中提取测试信号的信号提取装置，接收与信号提取装置给出的测试信号最相一致的数据并根据预定的基准数据计算误差，然后再根据所计算出的误差确定该滤波器装置的校正值的运算装置，如此重复其接收数据，计算误差及确定校正值，直到使该误差小于其预定值为止的运算装置。
本发明也归结于一种用于传输系统的子区域型A/D转换器。在该系统中，于指定的采样频率上采样其高分辨率电视信号。并传输用于检测传输通路传输特性的采样值和测试信号，用译码器对该采样值进行译码;利用测试信号对该传输通路的传输特性进行均衡。其中，把多个A/D转换器以多级的形式连接起来，并且前级A/D转换器的驱动时钟频率是后级A/D转换器驱动时钟频率的倍数。
图1是本发明的译码均衡器第一个实施方案的方框图。
图2是本发明的译码均衡器第二个实施方案的方框图。
图3是说明图1及图2所示的CPU操作的流程图。
图4是说明MUSE系统进行均衡所要求的采样频率特性曲线。
图5是举例说明测试信号的波形图。
图6A和图6B是举例说明均衡器结构的方框图。
图7是说明适用于本发明的均衡器子区域型A/D转换器总体结构的方框图。
图8和图9是说明加到子区域型A/D转换器上的电路方框图。
图10是举例说明在进行均衡的过程中单位脉冲信号的波形图。
图11是举例说明在进行均衡的过程中接收转换波形的波形图。
以下参照附图将详细描述本发明的这些实施方案。
我们以已经研制成的关于高分辨率电视信号的MUSE传输系统为例来说明这些实施方案。该系统是用于传输在帧。场和行之间通过偏置采样所取得的模拟信号的一种模拟信号传输系统。
图1是本发明的译码均衡器的一个实施方案的方框图。在图1中，用1指示的是在MUSE系统中以32.4MH2的频率对输入的模拟信号进行采样的A/D转换器。2是把A/D转换器1的输出信号转换成频率为16.2MH2(或MS/S每秒166个采样)的中继线采样时钟频率信号的子采样电路。3是延迟电路。4是加法器。5是带有可变抽头的均衡滤波器，并将它用来产生出均衡校正值。6是VIT信号提取电路，该电路通过在中继线系统中的超前插入，用对传输通路的失真进行测量的脉冲响应波形来提取VTT(垂直间隔测试)信号。7是CPU。该CPU接收由信号提取电路6给出的信号波形数据，并把该数据与所存贮了的理想波形数据相比较，从而估计该失真，并控制均衡滤波器5的可变抽头，以此产生出该均衡校正值。通过加法器4把该校正值加到中继线系统的信号上，并将该传输线路上的传输特性进行均衡。
该MUSE系统的中继线系统具有16.2MH2的采样时钟频率，而均衡系统则进行在32.4MH2的采样时钟频率上。图4是用于解释对于MUSE模式的均衡所必需的采样时钟频率的特性曲线图。如图4所示之，若在16.2MH2的频率上进行采样，并试图产生8.1MH2的滑离特性曲线1a)，则将导致在大于8.1MH2的用虚线表示的特性曲线(b)的高频范围上出现重叠。但用两倍于16.2MH2的32.4MH2的频率上进行采样，就可以避免这种重叠，并且实现为均衡所需要的采样频率。
图2是本发明的译码均衡器的另一个实施方案的方框图。在图2中与图1相同的那些组成部分均用相同的符号表示，因而将不再重述。用8指示的是在16.2MH2上对输入信号进行采样的A/D转换器，并且将它的输出信号用于中继线系统。9是在32.4MH2上对输入信号进行采样的A/D信号转换器，并且将它用作为均衡系统的一个电路组成部分。
图2所示的构成为中继线系统的一个支路的电路结构，能使均衡系统的A/D转换器9具有最多6比特的分辨能力，可想而知，该均器滤波器5在没有直流成分的条件下，需要最多能够处理6比特的信号。似乎在具有6比特分辨能力的用于该均衡系统的A/D转换器9和中装线系统的A/D转换器8之间的相位差上，还会出现问题。但是，通过在均衡系统环路中采用迭代校正操作，并通过在低于1/5的时钟周期上抑制该相位差，可以完全防止出现问题。上述迭代方法能使该译码器的均衡具有很小的均衡量，并且是在认为理想地进行了均衡之后再给出该数字电路的特性的。这样一来，其电路结构也得到了大大的简化。
图3是说明图1和图2中所示的CPU执行处理过程的流程图。在图3的流程图中，步骤S1借助于VIT信号提取电路6在VIT信号中读取数据，并把该数据送到CPU7。步骤S2从在CIU中予先存贮了的理想脉冲响应数据中减去所提取的数据，以便估算误差。步骤S3使可变抽头均衡滤波器5的中心抽头系数等于除此中心抽头外的误差和。步骤S4对这些抽头的误差乘以-1。因此，均衡滤波器5具有零增益，并且不会在中继线系统中形成直流变量。步骤S5对误差值乘以α(α＜1)，从而排除在均衡操作中产生振荡的可能性。步骤S6从已予先估算的滤波系统中减去该误差。步骤S7将误差数据送到均衡滤波器的可变抽头，从而控制该滤波器。步骤S8，重复上述操作，直到其误差值小于予定值6为止。如步骤S8中所指出的那样，仅仅根据在16.2NH2上的误差数据决定其收敛状态，即把原始读取的采样值作为MUSE模式的信号。
以下将更加详述该VIT信号，图5是举例说明MUSE信号中VIT信号的波形图。由图5中(A)所示，是第n帧的脉冲响应波形，而(B)是第n+1帧的波形。波形(A)在中心点M处有一峰值(用x标志)，其振荡幅度从M点向右或向左逐渐衰减。如在水平轴上用“X”标志所指出的那样，该响应特性具有等间隔的零交叉点。
波形(B)在对应于波形(A)“X”位置中心部位的两个位置上具有最大值，并且对应于其余的“X”位置上也有幅度峰值，而且用符号“O”给出指示。
因此，将图5中的波形(A)和波形(B)组合起来，就得到了在32.4MH2上的采样数据。如果传输系统没有任何失真的话，那么就能再现出完全等同的波形信号。由于在传输系统中存在有失真，所以在脉冲响应的波形中就会产生失真，并在“X”和“O”的位置上产生误差。
图1和图2中的VIT信号提取电路6，把脉冲响应波形数据送到CPU7上去。由该CPU7控制进行波形均衡的均衡滤波器5。
另外，在图2的实施方案中，例如为了在译码器一方实现均衡，还必须克服以下两个实际问题。
(1)当编码器一方正在运行时，在译码器和编码器之间进行均衡过程中的抵触。
(2)当从CPU7向均衡滤波器5装载数据时，在中继线系统的信号形成缺陷。
关于第(1)点，由于在编码器一方正在进行的均衡当中给出一个迭代特征位指示，因此在编码器一方正处于运行的过程中不会在译码器一方发生进行均衡的操作。
关于第(2)点，有两种可能的方法，一种是准备两套均衡滤波器5，同时把数据予先装载到为中继线系统不用的一个上，并且将这些滤波器进行切换;如此把加载的均衡滤波器插入中继线系统之中。另一种方法是将均衡滤波器的输出端置为零，并且当对数据进行加载时，抑制均衡。虽然后一种方法有一段暂停均衡的瞬时周期，但这不会引起直流电平的变化，所以这段暂停实际上是可以忽略不计的。
图6A和图6B是举例说明图1和图2中所示之可变抽头均衡滤波器5的结构方框图。这两个图中的电路通过端点①至⑦连接成一个完整的电路。在图6A和图6B中，101是输入端，102是行接收器。103-106、113、114、131-146、154及157都是触发器。每个触发器均用来将信号延迟一个32MH2的时钟周期。111和112是延迟电路，用来对信号延迟三个16MH2的时钟周期。115-122都是11位的RAM。147-153及156都是加法器。155是把信号延迟n个16MH2的时钟周期的(n≤128)延迟电路。158是“与”门，159是输出端。160是对RAMs115-122产生写地址的计数器。
将这些RAM、三态缓冲器、触发器及加法器按组连接起来，例如，121、129、137、145及151即接成一组，并把它们相串连接起来，形成可变抽头均衡滤波器作为其整体的一个基本结构。由这些RAM118-122的系数确定进行滤波的特性。因此，用CPU7通过改变RAM的系数，就可以使该可变抽头滤波器的特性产生变化。
在图6A中，通过触发器104将信号延迟一个32MH2的时钟周期。然后，将上方抽头T2、T4、T6、T8、T10、T12、T14及T16与下方抽头T1、T3、T5、T9、T11、T13及T15分隔开，并且它们都运行在16MH2的时钟频率上。
把延迟电路155及加法器156组合起来产生出n个16MH2的时钟周期(n≤128)的延迟，而后可调节中继线系统与均衡系统之间的时间关系。也就是说，CPU7控制处在VIT信号波形具有最大幅度点上的滤波器中心抽头(T8或T9)。
计数器160产生出用来从CPU7向RAM115-122写入数据的地址。当CPU7向RAM写入数据时，“与”门158输出低电平，使均衡滤波器5的输出失效，因而暂时停止中继线系统的均衡。
如上所述，本实施方案的均衡滤波器具有较少的输入比特数(6比特)，因此相对来说是比较简单的。把11位的RAM用于两个抽头，于是形成总共有16个抽头的滤波器。分配给VIT信号中心部位的抽头具有6比特的输入，而分配给远程部位的抽头具有5比特的输入。在本实施方案中，有可能对均衡滤波器中心部位的抽头位置进行选择，并可以设置将要作校正的抽头位置。
图7、图8及图9是举例说明适用于上述译码均衡器的子区域型A/D转换器的结构图。一般现有技术中的子区域型A/D转换器通常包括有16MH2时钟频率和32MH2时钟频率这两个A/D转换器;而本发明的子区域型A/D转换器概括VIT信号及高分辨率电视信号这两种A/D转换器，其结果致使其电路结构更小型化了。
通常，该子区域型A/D转换器的每一个A/D转换级的运算速度需要比整个转换器的运算速度快。用相对低的分辨力，例如6位或更少，去设计高速A/D转换器相对是比较容易的。因此，将用于高分辨率电视信号的子采样传输大约10比特左右的高分辨力A/D转换器，最好采用每个具有6比特或更小分辨力的A/D转换器按照子区域型去进行配置，从而相对简单地实现高速、高分辨力的A/D转换器。
本实施方案的子区域型A/D转换器就是利用了上述子区域型的优点。如图7所示之，对于从10比特转换输出的数字信号中转换高位6比特的前级A/D转换器204来说，比如说，它的驱动时钟频率为32.4MH2，则正是中继线系统电视信号采样时钟频率16.2MH2的二倍。而对低位5比特进行转换的后级A/D转换器212来说，其驱动时钟频率则维持在16.2MH2上不变。因此，通常把32.4MH2的A/D转换器204用于转换电视信号的高位数字并用来校正传输特性的信号形式。因此，本实施方案的A/D转换器，例如，能够在大约10比特的高分辨力上进行高速A/D转换。所以说，向后级A/D转换器212的输入信号决定着A/D转换的精度。最终，由在16.2MH2时钟频率上驱动的A/D转换器212决定其精度。因此，对于前级和后级这两者来说说，其精度与运行在16.2MH2的常规子区域用A/D转换器是完全一样的。
下面将解释图7所示的A/D转换器的结果和操作。分别驱动上下转换级的32.4MH2及16.2MH2时钟脉冲的产生如图8所示之。时钟发生器(未示出)在端点219上给出具有低于50%占空比的16.2MH2时钟脉冲，并直接馈送到“异或”门221，同时也通过延迟元件220馈送到该“异或”门。该“异或”门221的输出端产生出32.4MH2的时钟脉冲。将16.2MH2的时钟脉冲通过另一个“异或”门222传送出来。如图9所示之，将该32.4MH2及16.2MH2时钟分别通过“或”门223及225的输出端224及226向外部输出，同时也馈送给转换器。
在图7所示的子区域型A/D转换器中，在输入端201上，把高分辨率电视信号这样的模拟信号加给采样器202。由此，将该信号通过在时钟端h上给出的32.4MH2时钟进行采样。把通过电容器203在一段采样周期内保持住的采样信号电平馈送给A/D转换器204。该转换器204通过在时钟端h上给出的32.4MH2时钟的驱动，将该电压电平转换成高位6比特的数字信号。该高位6比特的数字信号通过“或”门205输出到输出端206上，作为近于如图10所示的32.4MH2时钟频率的单位脉冲数字测试波形信号。图10所示的32.4MH2频率上的单位脉冲是相对于送到输入端201上的具有如图11所示波形的模拟测试信号的这种数字测试波形信号的一个例子。
将通过前级A/D转换器204给出的32.4MH2的高位6比特转换输出信号馈送到通过16.2MH2时钟驱动的触发器207上，于是把该信号转换成16.2MH2时钟频率的信号，而后再通过D/A转换器208把它转换成模拟信号，并馈送给减法器211。该减法器211还有另一个接收信号的输入端。该输入端上的信号是通过在输入端201上的模拟输入信号驱动的，并且通过采样器209在16.2NH2时钟上进行采样的，而且在电容器210上保持一段采样周期的信号。因此，该减法器211产生出的模拟差信号是用等效于高位转换数字信号的模拟信号相减得出的模拟输入信号。然后，再把该模拟差信号馈送给通过在时钟端1上加给的16.2MH2时钟驱动后的级A/D转换器212，从而产生一个5比特低位转换数字信号。
在所说明的电路结构中，仍试图把模拟输入信号转换为10比特的数字信号。因此，由于上方转换级产生了6比特的转换输出信号，所以对于下方转换级来说，只要产生出低位4比特的数字信号就足够了。然而，在6位的范围内，制作每个A/D转换器的难易程度，仍存在有一些小的差别。因此，将该A/D转换器212设计成具有5比特的分辨力。同时用它的低位4比特信号通过“或”门213及其输出端214在16.2MH2时钟频率上给出下方转换输出信号，并用它最高的1个比特对加法器216给出进位或借位。该加法器216通过另外一个由16.2MH2时钟驱动的触发器215也接收触发器207的输出信号。把通过来自A/D转换器212的进位或借位所增加的在16.2MH2时钟频率上的6比特高位数字信号连同来自加法器216的溢出位OF一起加到“或”门217上。该“或”门217把高位6比特的转换输出数字信号再传送给输出端218。
事实上，按照以上描述的那样的设计，即已形成如图1所示的包括在译码器均衡器之中的实施其A/D转换器1及子采样电路2的电路设计。该子区域型A/D转换器在输出端214及218上具有传送到延迟电路3上去的，在中继线系统采样频率上的输出信号，并且在输出端206上把在均衡系统采样频率上的输出信号传送给均衡滤波器5。
如图7、图8及图2所示，对该A/D转换器按照通常的子区域型A/D转换器那样进行各种改型是完全有可能的。例如，在所说明的结构中，将来自前级A/D转换器的输出数字信号用触发器207转换为低频数字信号，然后再用D/A转换器208转换成模拟信号;其实，也可以把来自A/D转换器204的16.4MH1高位输出数字信号直接用D/A转换器208转换成模拟信号。不用减法器211从输入端201上来的输入信号中减去通过D/A转换器208产生的模拟信号，而是把反转换回来的模拟信号加到A/D转换器212的基准电平上去;在这种情况下，直接把输入端201上的输入模拟信号馈送给A/D转换器212，于是这就提出了不同形式的A/D转换。对于后级A/D转换器212，采用5比特取得低位4比特的转换输出;也就是说，其动态范围正是所需要的两倍，可所想象到，这样过于大的动态范围，是并不需要去得到它的。
关于时钟频率，仅只给出了低频时钟，但如图8所示之，在转换器内可对它加倍。虽然对于避免在转换特性上的时钟之间可能有的相位关系上的影响来说，以上所说明的方案可以说是最佳的;但是，也可以从别的时钟源提供出16.2MH2及32.4MH2这两个时钟来。另外，A/D转换器的级数也并不限制为两级、多级也是可能的。
权利要求
1.一种用于传输系统的子区域型译码器均衡A/D转换器，在指定的采样频率上对电视信号进行采样，并传输采样值及用来检测传输通路传输特性的测试信号，用译码器对其采样值进行译码，并利用该测试信号均衡该传输通路的传输特性；该子区域型A/D转换器，其特征在于，将这些A/D转换器顺序连接成多级形式，其前级A/D转换器的驱动时钟频率是后级A/D转换器驱动时钟频率的倍数。
2.根据权利要求1中的子区域型A/D转换器，其特征在于该多级A/D转换器由两级组成。
3.根据权利要求12中的子区域型A/D转换器，其特征在于该前级A/D转换器的驱动时钟频率是32.4MH2，其后级A/D转换器的驱动时钟频率是16.2MH2。
4.根据权利要求1中的子区域型A/D转换器，其特征在于该后级A/D转换器的分辨力超过理论上需要的最小分辨力，该超高的分辨力用于校正总的转换输出数字值。
全文摘要
本发明是用于高分辨率电视信号传输模式如MUSE的一种译码均衡器以及用于该均衡器的一种子区域型A/D转换器，该译码均衡器以两倍于中继线系统采样频率的频率对均衡过程中的输入数据进行采样，同时该均衡A/D转换器与中继线系统的A/D转换器相比较，是工作于较低分辨力和较高的速度上的，它包括多级形式的A/D转换器，且它们的驱动时钟频率具有一定的关系；因此，常用于高分辨率电视信号及传输特性测试信号的A/D转换。
文档编号H04B3/04GK1052762SQ91100038
公开日1991年7月3日 申请日期1988年9月24日 优先权日1987年9月25日
发明者二宫佑一, 岩舘祐一 申请人:日本放送协会