电信装置及方法

专利名称：电信装置及方法
介绍本发明处于电信领域并涉及通过公共网络从多种信源向多种目标传输信息的装置及方法。这类信息源和目标的例子可能包括、但并不限于语音、数据以及图象终端装置中的任何一种。更特别的是本发明涉及在标准的异步转移模式(ATM)中可操作的交换设备，并提供一种同步时分交换功能。
背景电信领域长期以来基于线路交换原则操作，提供语音的通信。典型话音通信的电信数字网提供诸如n*64Kb/s这样连接在一起的连续比特率业务。电话座机以及其它终端装置通过电话线连接到网络端口或端点。网络端口通常包括配备了编解码的线路接口电路，将从电话线接收的模拟信号转换成数字信号，通过电信数字网传输，并且将从电信数字网接收的数字信号转换成模拟信号，通过电话线接收。通常将话音信号数字化编码为脉冲编码调制(PCM)信号，根据或者A律或者m律这样的标准。与任何一个端口的任何通信都通过指定时隙内的数字信号来进行，该时隙交织在以周期性帧格式出现的发送和接收帧中。可以称为一对发送和接收时分复用(TDM)信道。发送和接收信道对通常简称为信道。信道与其它信道一起时分复用在周期性出现的帧中，该帧本身可以与其它周期性出现的帧一起时分复用，在同步的信号源和目标之间传输诸如PCM信号这样的信息信号。在这样的例子中，电信数字网基于同步时分复用(STM)等级，在端点或端口之间建立公共的工作频率和相位结构。一般这被称为线路交换。通过使用STM网内一个或多个线路交换机所固有的TDM信道，信息在电话呼叫所指定的端点之间交换。这些线路交换机一般包括各种组合的空分和时分交换单元。对一个通信线路可以指定一条以上的信道，但这只是需要多个64Kb/s带宽的特殊业务所要求的。线路交换的主要特点是一旦一个或多个信道被分配给一条给定的通信线路以提供业务，在整个业务提供过程中，就必须为该业务的独占使用而连续保留该信道分配。在线路交换中，典型的话音电话呼叫在通话过程中分配一条通道或信道，但是同步的信号源不仅限于话音带内信号，也可以包括范围很广的同步源，例如从话音一直到视频。由受让人商业化提供的用于电话交换机的TDM交换机的两个例子是商标为DMS 10和DMS 100。
一段时间以前，为了改善数据信号的有效传输，引入了分组交换。与PCM信号的稳定重复性质不同，数字信号大部分是突发的或具异步特性。因此为了实现数据信号的有效传输，将它们组成任意长度的分组，带有一个规定目标的字头。在分组组成之后，就在足够将数据分组传输到其目标的时间内分配一条高速的传输通道。在传输过程中，分组独占传输通道。当分组传输完之后，传输通道就用于其它分组的传输，可能是来自不同信源的分组。从一个源点到一个目标点的至少一个数据分组的传输事件被称为一个数据呼叫，但是在数据呼叫中发送的数据分组数一般是不受限的。在任何一次数据呼叫中，通过给呼叫分配一条虚信道来使呼叫管理合理化。虚信道总是在数据呼叫长度内保持，尽管传输通道只是在一个数据分组准备好传输之后才实际分配并且实际只持续传输所用的时间。虚信道具有与呼叫管理和计费有关的多种好处，并提供一种手段，定义分配给呼叫的带宽和业务等级。信源处数据的产生可以确定一些或很多分组最终传输，但是好象为了模仿同步交换，任何一个数据呼叫在数据呼叫持续过程中都关联于它的虚信道。传输通道被实际占用的时间是分组大小的函数除以传输通道带宽。尽管数字化的话音可以用这种方式传输，但是实际分组网的操作特性所引起的很大差别的时延已经表明，对于提供话音电话业务来说，分组交换不是线路交换的一个实用的替换。不可忍受的话音信号传输中的中断、延迟以及乱序接收在典型的分组系统中是随时出现的常见情况，特别是在较高流量期间。由受让人商业化提供的用于数据交换的分组交换机的一个例子是商标为SL 10。
向作为同步信息源的宽带乘载功能发展的分组系统在Thomas等人的论文中有所示例，该文题为Asynchronous Time-Division TechniquesAn Experimental Packet Network Intergrating Video communication，发表于1984年International Switching Symposium，May 7-11于Florence Italy。另一个例子发表在1987年IEEE论文，作者是Jean-Pierre Coudreuse和Michel Serval，题为PreludeAn AsynchronousTime-division Switched Network。
最近，支持多种同步及异步通信要求的宽带通信标准已经被广泛采用，而且现在称为电信的异步转移模式(ATM)。推荐标准由ATM论坛规定并且由几个出版商提供，包括Prentice Hall of Englwood Cliffs，New Jersey 07632，题目为ATM User-Network Interface SpecificationVersion 3.0(ISBN 0-13-2258863-3)。目前根据ATM标准工作的网络已经可用于传输异步(突发)信号、以及同步(周期性)信号。一个商用产品由受让人以Magellan商标出售。根据ATM标准工作的网络通常称为ATM系统或ATM网络。
ATM系统的操作类似于分组交换的很多方面，但是遵从于一个更严格的传输和交换规定。ATM系统以规定大小的单元进行信息传输，用ATM的行话称为信元。每个信元象一个容器或预定大小的分组，包括一个48个八位位组或字节的组，用于向目标传输用户信源信息。这个信息常常称为承载信息，承载信息的八位位组或字节常常称为承载八位位组。作为用于承载信息的48个八位位组，常常被称为信元的信息域或有效负荷部分。每个有效负荷部分的前面带有5个八位位组的字头域，包括与信元的传输和交换管理有关的信息。5个八位位组的字头域常常称为开销。不管信息信号源是是突发的还是周期性的，在ATM中都使用标准的信元格式传输承载信息。
ATM网络中的传输和交换与应用中的比特率无关，因此ATM支持多种信源速率的应用，包括同步和异步的信源。
ATM协议结构规定了一种所有业务共用的信元传输技术，以及一种适配处理，通过这种处理用户产生的信息被写入和读出固定的信元格式。常被称为映射到和映射出固定的信元格式。适配处理是业务特有的，因为传递到ATM信元层和从中传递出来的高层信息的打包可能代表连续比特率(同步的)信息或变速率(突发的)信息。这就需要不同的技术，以便为了在端点或端口之间交换而重构信息。可用固定带宽、也可用可变带宽建立连接，带宽是分配的或在多个连接中统计共享的。对于一条同步连接，信息作为具有有效的8KHz重复率的短异步突发(信元)来传输，传输带宽在连接持续过程中保持。在环路中保持的任何带宽都可以由数据或通信连接来统计共享。
一个ATM交换设备必须至少能提供字头地址转换，以便通过交换单元确定路由；输入端口与一个或多个输出端口之间的信元传输；以及同步和异步连接的输出时序安排，其中同步连接要给予优先权，以便使传输时延最小。
在一个ATM交换设备中，交换单元检查入信元的字头，以便它能够将信元导向目标输出端口或输出端口。由于信元的到达率不是确定的(如STM中那样)，有可能两个或多个信元同时到达而且目标是同一个输出端口。这种情况会导致内部冲突及信元丢失，除非交换单元内部使用信元缓冲器。信元缓冲器将来自多个信源的信元排队，以便随后按顺序传输到它们的目标端口。任意给定的信元都会以不同的时延通过交换单元，这个时延由该给定信元到达之前的到达数所确定。通过交换机的时延是统计的而不是确定的。因此，为了使电换通话中的时延最小，同步话音业务一般放入与异步数据业务不同的队列中，这是比数据队列的传输优先权高的话音队列。
比较而言，在STM中入信息总是很准确地在相对于传输多个信道的周期性帧的同一时间点处到达。因此，同步时隙互换使用确定的装置，通过在入信道中引入固定的延迟以便信息在正确的时刻同步传输到一个出信道，从而将来自固定输入时间位置的数据传递到另一个固定的输出时间位置。
一般来说，大多数电信交换机包括一个中央交换装置，用于将外围设备互连。外围设备通过电话线对电话机和任何其它形式的终端设备提供物理接入。这里所用的名词电话线是指将终端设备连接到通信网的任何装置，并且包括、但不限于无线链路、光纤线路、同轴电缆、双绞铜线以及置于杆上的开路导体。互连环路在外围设备和中央交换装置之间提供无阻塞或有阻塞的接入。一般来说，互连环路是交换装置和外围设备之间连接的数字同步TDM环路，其中的信道在呼叫或会话过程中传输被交换的承载信息。这些数字TDM环路一般提供24或32个信道的帧，或者是这个数的倍数，帧周期为125微秒。所有环路上提供信道的总数和代表了交换装置的交换能力。任何入信道的内容都可以按单个八位位组为间隔交换到任何出信道上。单个承载八位位组没有与之关联的路由信息。在STM中，TDM帧中八位位组的位置本身就标志着它的信源和目标。有时称之为DS0交换。在DS0交换中，字节或八位位组从入帧的时隙交换到出帧中预定的时隙。
如果STM互连环路替换为ATM互连环路，那么用户产生的信息就不再具有预定的固定时间参考。此外，承载信息被交换的单位变宽了，包括信元的48个字节。用户产生的信息需要带一个地址传输，以便ATM交换机建立所需的连接。在ATM信元的信息域中可以包括一个或多个话音信道。用于交换数字话音信道的ATM交换装置必须重建125微秒周期的帧结构，以便在ATM交换装置和STM外围设备之间交换八位位组连接。
在ATM中发送电话通话的一个方法是将以标准125微秒速率出现的编码的话音抽样八位位组映射到信元的有效负荷部分，直到填满信元。然后将信元传输到其字头所指定的目标，并在那里将八位位组以125微秒的速率恢复。映射到信元和从信元映射回来的功能每次要引起的单路传输时延为(48×125ms)＝6毫秒。相比而言，在STM系统中时延最多不超过2毫秒，但是前者在典型的双方通话中几乎没有什么影响，只要电话机的混合电路做最佳的调整。ATM交换机引入的这种较长的延迟比使用STM交换机要造成更引人注意的给定能量的反射。在三方或更多方通话呼叫的情况下，特别是如果一个或多个混合电路工作得不太理想，，那么延迟就会产生令人讨厌的回声。现有的回声抵消器技术好象并不能在多方通话呼叫中提供令人满意的根除回声的实际措施。前面段落中所述的一般所用的装置在美国专利号No.5,144,619中揭示。
解决不恰当延迟的一个简单办法是让整个信元只传输一个不超过几个抽样的承载八位位组。这就意味着只使用每个信元有效负荷部分开始的第一个八位位组或几个八位位组。由于信元在传输之前不必等到所有48个比特组都映射完毕，信元的传输就更频繁了而且延迟也降低到了回声更能容忍的程度。这是一种有效的但效率较低的方法，在这种部分填充的信元中浪费了大量的带宽。此外，这种ATM系统当主要用于话音电话时不是STM系统的一种有用的替代。
不太引人注意的方法还有，将一个或两个整个的STM帧装入一个信元传输，每125ms或250ms一次，藉此避免不当的延迟。但是这就需要信元外围设备和目标外围设备通过各自的STM装置与ATM装置接口，STM装置本身执行类似于中心局功能的交换功能。这是一种昂贵的替代，在高业务量话音环境中，等价于将ATM装置转变成了汇接交换。
这些方法都不能在ATM和STM之间提供有效的接口，因此限制了ATM在数据和高带宽业务中的应用，因为当存在话音业务时，它就变得微不足道了。
在典型的TDM电话交换装置中，交换系统的核心由与交换矩阵的时分和空分交换单元密切连接的呼叫控制器组成。线路和中继线成组地连接到交换矩阵，而与建立和拆除电话呼叫有关的信令和监控则通过组控制器收集和分配。更特别的是，每个组控制器服从于呼叫控制器的管理并等待呼叫控制器的判断，好象与之通信一样。呼叫控制器的主要功能是确定STM交换矩阵的空分和时分交换单元的职能并且诊断其中出现的任何故障。因此，标志着呼叫控制器的物理结构和操作指令都结合交换矩阵的特定结构来优化。计算机和处理器技术的发展要适合现有交换系统的呼叫控制器一般都是很费时的而且甚至是非常困难的。由于呼叫控制器和STM交换矩阵之间的密切关系，呼叫控制器中的任何改变都是很难实现的，而且常常出现难以预计的有害影响。

发明内容
本发明的目的是提供一种在ATM中操作的方法，实现既有效而又没有不当的传输延迟的大量话音业务。
因此，本发明通过在基于信元的传输和交换结构中执行时隙交换的装置和方法来实现。
因此，一种电信装置，在接收和发送端口之间传输具有同步有效负荷数据单元和异步有效负荷数据单元的分组，包括一个缓冲器装置，将从接收端口接收的有效负荷数据单元异步地排队、然后将排队的有效负荷数据单元在一个数据流中发送到发送端口。该电信装置的特征在于，数据流是以时分复用(TDM)形式发送的。
本发明的另一个目的是很好地使用ATM标准接口，消除呼叫控制器和STM交换矩阵之间传统的密切关系。在一个例子中，交换装置的呼叫控制功能由通过它的多个ATM端口中一个连接到交换系统的一个远端呼叫控制器来提供。在另一个例子中，这样连接的呼叫控制器在多个类似的交换系统中共享，以便有效地提供几个交换装置。在另一个例子中，呼叫控制器通过一个ATM交换节点通信，以便执行一个或多个交换系统的呼叫交换功能，有效地提供一个或多个相应的交换装置。
根据本发明的电信装置包括输入端口和输出端口，将来自输入端口的信元有效负荷字存储在与输出端口有关的队列中的异步缓冲器、将来自信源时隙的有效负荷数据字交换到目标时隙中的时隙交换机、接口装置——将同步信源的有效负荷数据字从队列中传输到时隙交换机、将来自时隙交换机的被交换的有效负荷数据字传输到输出端口、并且将异步信源的有效负荷数据字直接从队列中传输到输出端口。
在一个例子中，电信装置包括输入和输出端口、传输来自信源的输入端口的入分组有效负荷数据将其作为出分组有效负荷数据呈现在目标的输出端口处的分组交换机、将来自信源时隙的有效负荷数据字交换到目标时隙的时隙交换机、响应入分组字头而控制分组交换机的操作并为呈现在一个输出端口处的每个分组提供出分组字头的传输控制器、以及同步交换控制器——响应与任何入分组字头中的同步信源和目标的有效负荷数据有关的信息控制时隙交换机的操作。
更特别的是，该电信装置包括一个复用器——在多个输入端口中任意一个接收数据分组并将数据分组复用成公共输入数据流；一个控制器——响应公共输入数据流中数据分组字头中包含的信息产生队列控制信息、为目标为多个输出端口中任何一个的数据分组产生输出字头、并提取时隙交换信息；一个队列缓冲器——接收公共输入数据流并响应队列控制信息将每个数据分组的有效负荷字节排队、然后将每个数据分组的排队的有效负荷字节选择并传输到输出数据流；一个时隙交换机——包括响应时隙交换信息从输出数据流中提取同步数据字节的有效负荷、对提取的数据字节序列重排序、并重新将同步数据字节插入输出数据流的装置；以及一个分配器——将输出字头与相应的分组有效负荷一起导向该有效负荷的目标所向的多个输出端口中的那些端口。
在一个例子中，该电信装置包括一个复用器——在多个输入端口中任意一个接收数据分组并将数据分组复用成公共输入数据流；一个控制器——响应公共输入数据流中数据分组字头中包含的信息产生队列控制信息、为目标为多个输出端口中任何一个的数据分组产生输出字头、并提取时隙交换信息；一个队列缓冲器——接收公共输入数据流并响应队列控制信息将每个数据分组的有效负荷字节排队、然后将每个数据分组的排队的有效负荷字节选择并传输到输出数据流；一个时隙交换机——包括响应时隙交换信息从输出数据流中提取同步数据字节的多个有效负荷、对提取的数据字节序列重排序、并将同步数据字节作为延迟的多个有效负荷插入输出数据流的装置；以及一个分配器——将输出字头与相应的分组有效负荷一起导向该有效负荷的目标所向的多个输出端口中的那些端口。
根据本发明在输入端口和输出端口之间交换带有同步信源和异步信源的有效负荷的ATM信元的方法，包括将来自输入端口的信元有效负荷字存储在与输出端口有关的异步缓冲器队列中；传输来自时隙交换机队列的同步信源有效负荷数据字；将来自信源的有效负荷时隙的有效负荷数据字时隙交换到目标的有效负荷时隙；将交换的有效负荷数据字传输到输出端口；并将异步信源的有效负荷数据字直接从队列传输到输出端口。
一种交换包括在固定长度的数据分组中的电信信息的方法，每个分组包括一个字头和从多个输入端口中任意一个到多个输出端口中任意一个的有效负荷，该方法包括如下步骤将输入端口接收的数据分组复用成公共输入数据流；响应公共输入数据流中数据分组字头中包含的信息，产生队列信息和一个输出字头流，并响应公共输入数据流中的字头所包含的信息内的同步数据指示，产生时隙交换信息；接收并缓存公共输入数据流，并响应队列信息，选择来自缓存的数据流的数据分组有效负荷并将数据分组有效负荷按照选择的顺序传输到输出数据流；响应时隙交换信息，对同步数据的有效负荷字节重排序到输出数据流中，藉此使时隙交换在有效负荷中完成；以及从输出字头流和输出数据流中组成固定长度的输出数据分组，并将输出数据分组导向该分组目标所向的多个输出数据端口中的那些端口。
在该方法的一个例子中，在固定时间周期内接收的多个同步数据有效负荷中的字节被重排序到输出数据流中，藉此使时隙交换在多个有效负荷中完成。
本发明也是一种将时隙交换装置与传输来自信源端口的信元有效负荷的入信源有效负荷传输装置、和将信元有效负荷传输到目标端口的出信元有效负荷传输装置接口的方法，其特征在于，信元有效负荷按照多比特数据组来组成，每组为忙和空闲中的一个。在任何多比特数据组都来自同步操作的终端的情况下，该方法包括如下步骤将来自入信元有效负荷传输装置的多比特组中的有效负荷数据直接传递到出信元有效负荷传输装置中；以及在信元的多比特数据组中任何一个来自同步操作的终端、而其余多比特数据组空闲的情况下，该方法包括如下步骤将来自入信元有效负荷传输装置的多比特组中有效负荷数据传递到时隙交换装置，以及在以前已经接收到信源和目标类似的信元情况下，同时将前面收到的信元的其它数据在重排序的多比特组中从时隙交换装置传递到出信元有效负荷传输装置。
在方法实施中的变化出现在，在固定时间内自信源端口的信元有效负荷前面没有类似信源和目标的信元有效负荷。在这种情况下，所述的其它数据就不传递到出信元有效负荷传输装置。
方法实施中的另一种变型出现在，在固定时间内自信元端口的信元有效负荷后面没有类似源和目标的信元有效负荷。在这种情况下，所述的其它数据被传递到出信元有效负荷传输装置，没有从入信元有效负荷传输装置传递到时隙交换装置的数据。
附图的简单描述发明示范实施例的描述将参考所附的图提供，其中

图1是表示面向帧时分复用的八位位组的图，按照现有和以前的STM交换装置用于话音通信的典型格式排列；图1a是表示SONET帧格式中ATM信元复用的图；图2是表示53个八位位组信元格式的图，该格式是目前为宽带通信引入的ATM交换装置的标准；图3是说明同步时隙互换系统一般形式的示意框图，这是STM中用于时分交换——常常称为DS0交换——的系统的原理示例；图4是说明分组系统一般形式的示意框图，这是根据ATM信元交换标准所使用的系统的原理示例；图5是泛泛说明根据本发明的通信装置的主要结构的框图。该通信装置包括联合操作的ATM和STM单元，在异步信源和目标之间传输突发数据以及在同步信源和目标之间传输周期性数据；图6是说明根据本发明的包括ATM和STM单元的通信装置的一个例子的一般形式框图，两种单元结合有利于图2中所说明的ATM信元的传输，ATM信元包括来自异步信源的突发数据和来自同步信源的周期性数据；图7是根据本发明的交换装置的概况框图，该装置的结构和操作在其余图中做更详细的说明；图8是说明图7的交换装置所处理的ATM信元单元与电话标准帧周期之间关系的定时图；图9是说明将通信线路与图7的交换装置接口的一种装置的框图；图10是说明输入接入数据通道的示意框图，通过该通道图7的交换装置区分接收信元中的有效负荷和字头信息；图11是说明图7的交换装置存储输入信息以便随后从中传输的过程时间关系的定时图；图12是说明图7的交换装置中所使用的异步缓存器存储单元的示意框图；图13是说明图12的异步缓存器存储单元中所使用的输入转接器的示意框图；图14是说明输入信息被处理以便从图7的交换装置输出的过程时间关系的定时图；图15是说明图12的异步缓存器存储单元的输出转接器的示意框图；图16是图7的交换装置中所用的同步DS0互换存储器的示意框图；图17是说明图16的同步DS0互换存储器中所使用的接口DS0复接器的输入部分的示意框图，而且图17a是更详细地说明接口DS0复接器输入部分中一部分的示意图；图18表示图18b和18c之间的关系，它们与信道电路相连接，其中一个在图18a中表示。图18b和18c是说明图16的同步DS0互换存储器中所使用的接口DS0复用器输出部分的示意框图，图18a是更详细地说明接口DS0复用器的信道电路A的示意图；图19是说明图7的交换装置中所使用的存储控制器结构的框图，该控制器控制图16、17、17a、18、18a、18b和18c中所说明的同步DS0互换存储器的功能；图20是说明图19的存储控制器中所使用的输入字头处理器结构的框图；图21是说明图19的存储控制器中所使用的异步输入处理器结构的框图；图22是说明图19的存储控制器中所使用的DS0输入处理器结构的框图；图23是说明图19的存储控制器中所使用的缓存器和传输处理器结构的框图；图24是说明图19的存储控制器中所使用的输入时序机制的结构框图；图25是结合了图7的交换装置的基本交换系统的框图；图26是根据本发明、具有公共呼叫控制器的、两个图25中所说明的基本交换系统的结合的框图；图27是具有三个图25中所说明的基本交换系统的框图，根据本发明，它们通过一个ATM信元交换节点彼此连接并与一个公共呼叫控制器、一个公共接入电信网和多媒体通信装置相连接。
描述基于为了有助于读者理解本发明的例子，图1、1a、2、3和4是现有技术的通用表示并且做简单的讨论。
参考图1，以8KHz速率出现的承载八位位组0001-1024的周期性超帧11以及同步转移模式帧信号0000，是STM交换装置中使用的典型信号格式。在STM中传输八位位组时，一级时分交换会引入一个帧周期或更短的平均延迟。
参考图1a，SONET STS-3c帧22(155MHz传输帧)提供了一个同步的有效负荷封装，外面包以标为22-1和22-2的sonet帧信号。同步的有效负荷封装能够传输44个信元，示为信元20-01到20-44，下一个信元的8八位位组标为20-45，每125ms一个。由于信元速率在125ms中不是个整数，信元的边界在8KHz帧速率下每帧都是不同的，每53个SONET STS-3c帧才会重合一次。
图2说明ATM交换装置中的标准传输单元——信元20。信元20由包含承载八位位组06-53的信息域、以及包含八位位组01-05的字头域组成。在八位位组01中，比特5-8与组的流量控制有关。八位位组01中的比特1-4结合八位位组02中的比特5-8，用于将信元与一条虚通道相关联。在八位位组02中，比特1-4结合八位位组03中的比特1-8以及八位位组04中的比特5-8，用于将信元与一条虚信道相关联。八位位组04中的比特3和4用于标识承载八位位组06-53中信息的类型，例如承载或信令信息。八位位组05用于对包含在前面的八位位组01-04中的信息进行差错控制。
图3是STM通信网中常用的时隙交换的一些原则的说明。在图3中，同步时隙互换交换子系统按帧操作，提供输入帧时隙和输出帧时隙之间受控的交换。同步时隙互换交换子系统包括与时隙互换电路(TSIC)220互连的输入复用器211和输出复用器212。输入复用器211控制来自输入线215的TDM信道进入总线213上的单一高速数据流，使得每个输入线上的帧都与本地高速的帧结构对齐，这个帧结构类似于图1所示的超帧11。通过建立这种对齐，输入线上的每个信道都在高速帧结构内分配一个预定的固定时间位置。输入对齐是根据复用的环路215的定时结构而固定的。类似地，输出解复用器212将TSIC220在总线214上提供的输出高速数据流重排成由输出解复用器212按照预定的固定信道关系而分配信道的输出TDM帧。
TSIC 220与输入复用器211和输出解复用器212公用的帧定时同步，使得DS0缓存存储器240和DS0连接存储器231都同步于输入和输出复用TDM帧总线213和214的运行速率。来自输入总线213的八位位组通过输入端口243按照与输入帧的帧和时隙顺序匹配的存储地址顺序序列同步地写入DS0缓存存储器240。顺序地址由写计数器221的输出224提供给DS0缓存存储器240的写地址端口241。写计数器221在每个125ms同步帧周期开始时通过其复位输入223复位，此后对通过计数输入222提供的接收时钟信号计数。当八位位组被写入DS0缓存存储器240之后，该信息就可以在下一个125ms时间周期内的任意时间被读取。在每个125ms时间周期内，一个可选的延迟关联于每个写入的八位位组。通过以前规定并装入DS0连接存储器231的非顺序或随机时隙地址选择该延迟，随机时隙地址从DS0的连接存储器231中顺序读出，与输出总线214的运行速率同步地提供给DS0缓存存储器240的读地址端口242。因此，DS0缓存存储器240中的八位位组通过输出端口244随机地读入输出总线214。为了进行这项操作，DS0连接存储器231通过其地址端口233提供的顺序地址来驱动，该地址来自读计数器225的输出228。读计数器225在每个125ms同步帧周期开始时通过其复位输入227复位并对计数输入226提供的发送时钟信号计数。DS0连接存储器231经由它的程序端口232通过程序总线235编程，即，将输入时隙地址放入对应于目标输出时隙地址的存储位置。在输入时隙内输入总线213上到达的信息被存储，然后在输出总线214上出现输出帧时读入输出时隙。因此，输入八位位组中所包含信息的时间顺序被改成输出八位位组中的时间顺序，以便信息在所要的目标处被接收。
异步转移模式操作的大致方面在图4中说明。系统可以用异步信元缓存器360形式的公共存储器来实现，对其进行逻辑管理及划分以提供排队缓存器。排队缓存器用于数据交换已是ATM交换领域技术人员熟知的。排队缓存器或队列用于接收输入信元，并随后当到达中间或最终目标的发送通道可用时将信元重发出去。输入信元由复用器311通过标为315的通信线路1-n接收。输入的复用信元的字头部分被复用到高速总线314，以便由输入控制器380使用。输入信元的有效负荷部分被复用到高速总线313，以便由异步信元缓存器260接收并存储。读及写信道地址在输入控制器380中产生并连接以控制异步信元缓存器360的运作。如果特定目标的信元到达突然增加，它在缓存器360中所分配的队列就简单地将不能随后立即发送的信元进行存储。每个信元的有效负荷部分通过异步输出总线313a与解复用器312连接。输出控制器390通过微处理器总线370与输入控制器380互连。在操作中，输出控制器390为每个输出信元产生适当的输出字头，使字头部分可以紧接在有效负荷部分之前由解复用器312通过总线318接收。接复用器312根据字头信息，在标为316的通信线路1-n上分配输出信元。正如前面所提到的，带有目标为通信线路316中特定一个的信息的输入信元的多余速率由异步信元缓存器360缓存。因此，根据流量密度，通过图4所示ATM交换装置的信元发送，在穿越输入线315和输出线316之间的装置时会经历不同的时间。
如所介绍的，图5大致说明了综合在通信装置的交换结构内包括ATM和STM单元的结合体的主要结构。通过提供综合的ATM和STM单元，交换信元的内容，如n×64Kb/s单元，交换结构不会导致分组延迟，从而使ATM交换结构得到更有效的使用。ATM信元流量被设计为包括容纳整数倍的n×64Kb/s连接的信元，而不是带有来自相同信源的多个抽样的单个连接。
输入复用器411和输出解复用器412与异步信元缓存器460互连。在一种设计中，输入ATM信元由输入复用器411通过标为415的输入线路1-n以不规则速率接收。输入复用器411将输入信元导入类似于图1a中说明的SONET帧的本地高速数据流。这与图4中复用器311的操作类似。在另一种设计中，输入复用器411以规则速率通过输入线路415接收信道的TDM帧。在这种情况下，输入复用器411将收到的信息插入或映射到本地高速数据流中的信元。本地高速数据流在复用器411的输出被分成两个数据流，总线413上的有效负荷数据流和总线414上的字头数据流。参考图2，有效负荷数据流由八位位组06-53组成，字头数据流由八位位组01-05组成。有效负荷数据流由异步信元缓存器460接收，460受到控制将信元的顺序重排并将信元传输到本地高速总线413a或本地高速总线413s。带有周期性或同步性质信息的信元被导向总线413s，而带有非周期性或非同步性质信息的信元通过总线413a发送。下标“s”和“a”是为了分别表示同步的和异步的。为了传输具有周期性或同步性质信息的TDM帧，需要根据TDM帧内使用的时隙号将TDM帧分成一个或多个信元。每个信元字头中使用一个明确的标识符，这样就可以随机地重构帧结构，以便在DS0缓存器420处重建到达TDM帧的时间映象。总线413s连接到DS0 TSIC 420。DSO TSIC 420用于在异步信元缓存器460导向它的不同的信元有效负荷八位位组位置之间交换信息八位位组。总线444上信元结构的有效负荷数据流由DS0 TSIC420提供，信元结构的有效负荷数据流由缓存器460在本地高速总线413a上提供。同时输出控制器490通过总线418为有效负荷数据信元提供输出字头。总线444、413a以及418合成高速输出复用信元流，通过总线413c进入解复用器412的输入。解复用器412用或多或少与复用器411的功能互补的方式工作。与其中一种装置互补，解复用器412根据每个信元的字头信息，将输出复用信元在标为416的线路1-n上分配为ATM信元。与另一种装置互补，复用器412根据每个信元的字头信息，将输出复用信元的数据分配为信道的输出TDM数据流帧，提供给线路416。
异步信元缓存器460和DS0 TSIC 420的功能由输入控制器480和输出控制490响应字头中包含的信息以及交换流量的带宽动态、根据已经存储在其中的指令集进行控制。输入控制器480从字头总线414接收每个输入信元的字头信息，并通过写信道地址总线419为异步信元缓存器460提供操作指令，关于每个输入信元将存储在哪个信元队列中。输入控制器480也通过网络消息总线470提供输出控制器490所用的功能信息，输出控制器490有与异步信元缓存器460、TSIC 420和解复用器412的操作有关的几项功能，一项功能是在TSIC 420中选择存储位置块，提供到总线413s上的信元被同步且顺序地存储在那里。第二项功能是提供随机读地址，规定存储信元的八位位组读到总线444上的顺序，并且通过这样做实现八位位组的SONET DS0帧内交换。这些功能通过随机读地址总线417s实现。第三项功能是为从总线444和413a到解复用器412传递的每个信元提供输出字头。第三项功能通过输出字头总线418实现。值得注意的是，在操作过程中，随机读地址通过总线417s发送的速率是同步信元读信道地址在总线417c上发送速率的48倍。
在前述段落中，揭示了一种执行操作序列的装置，其特征在于任何一个信元都带有周期性操作的信源和目标的信息；其特征在于这种信元暂时被排入队列，为时分交换机(TSIC)中的顺序处理做准备；其特征在于该处理包括将信元八位位组顺序存储并将信元八位位组随机读出以实现所需要的八位位组出现的时间顺序的改变。电子交换和电话领域的一般技术人员将会认识到重新组合八位位组时间顺序的目的也可以在时分交换机中通过随机存储信元八位位组并顺序读出信元八位位组来实现。
应该考虑到，图4中所示的ATM交换提供了排队缓存器，该缓存器可以用逻辑管理和划分为队列的公共存储器来实现。排队缓存器用于数据交换是数据应用中常见的。如果信元(分组)的到达速率突然增加，该队列就简单地把不能立即发送的信元存储起来，因此，信元会经历不同的延迟，而同步TDM系统中的信道在到达时间上则不会有任何不同，因为传输环路上的时间是该连接所专用的，不管是否有信息在上面传递。通过在ATM信元交换之外加入八位位组互换能力，如图5所示，交换机的ATM部分提供了异步传输能力，允许TDM信息由多个异步信元来传输。用于传输TDM帧的信元个数随TDM帧大小的不同而改变，与24小时间隔内特定时间段中实际所需的DS0流量相适应。交换能力中的剩余带宽可以由其它业务使用。此外，通过引入一种在任何端口到达的信元之间互换八位位组的装置，DS0信道可以从一个TDM帧交换到一个或多个TDM帧，即，信道可以被路由选择到不同的端口，这些端口对输入帧具有不同的帧大小。使用允许八位位组和信元交换的单一构造的交换机，使端点之间的TDM中继线与实际流量相适应，允许TDM帧之间实现N×64Kb/s的连接。使用ATM信元的结果是延迟的变化。ATM交换机的排队特性取消了信元到达和互连同步业务所使用的同步8KHz速率之间固定的定时关系。为了将信道的关系恢复到8KHz帧结构，可以使用一个存储块，如DS0 TSIC 420所示，对TDM帧结构重组。存储块与TDM帧中所用的信道数匹配并代表了一个完整的125ms长的帧周期。由于TDM帧中任何48个八位位组段都直接关联于唯一的字头地址，TDM帧可以进行重组而不管定时关系的损失。一旦所有字头规定的段都填满，存储块就代表一个与125ms帧对应的完整的TDM信息帧。改变存储块的大小，TDM帧的大小就可以增加或减少，使链路上发送的信元变多或变少。仅当TDM段超过48个八位位组有效负荷容量、或产生了空有效负荷时才会出现所导致的DS0信元速率的改变。
在图6中，所示的通信装置包括ATM和STM单元，它们的结合有利于图2所示形式的ATM信元的传输。ATM单元用于调整并引导来自和去往通信线路的信元流，而STM单元用于从信元流中选择信元并将被交换的信元注入流中。为了理解方便起见，那些与任何前面描述的图中的单元类似的单元在图6中都用类似的名称或标号，在后面的图中也是如此。图6中的输入和输出控制器480和490通过通信装置管理信元流。输入信元以20a描述并表示为具有字头选项A，后面接有效负荷信息。输出信元以20b描述并表示为具有字头选项B，后面接有效负荷信息。输入控制器480根据字头控制有效负荷信息的队列传输并控制信元存储，为时隙交换做准备。输出控制器490根据来自输入控制器480的信息，提供输出字头并操作DS0连接存储器423，控制SONET帧内时隙交换。
如前所述，可以提供输入复用器411，使之与SONET标准的ATM信元或TDM帧接口。例如，TDM帧可以是24、32、640或1024信道基础速率。类似地，可以提供解复用器412，使之与SONET标准的ATM信元或TDM帧接口。因此，当单个的输入线415和输出线416成对结合提供4线中继线或环路时，交换装置可以为用户线路组服务。另一方面，当输入线415和输出线416不是成对时，交换装置可以在STM和ATM或它们的结合中提供透明的汇接交换业务。
输入复用器411接收出现在1-n线路415任何一个上的输入数据并将承载八位位组数据作为信元有效负荷流重发到总线413上，将有关的字头八位位组作为字头八位位组信号流发送到总线414上。只要输入复用器411接收的数据和监控信号的合并速率没有超过它的输出发送带宽，所有被接收的数据都可以重发到总线413上。由于接收的数据理想地从来不会或很少会超过它的带宽，因此常常存在剩余带宽，输入复用器411通过插入空闲编码的八位位组来发送。输入复用器411也在帧信号引脚411f上提供SONET帧信号，该信号或者参考于在1-n线路415任何一个上接收的SONET帧信号中的一个，或者，如果不能提供外部参考就由内部产生。控制异步信元缓存器460接收48字节信元组中的承载八位位组并在组存储位置中存储每个信元组。这个控制在输入控制器480的指挥下实现，它在信元缓存器460中产生多个先入先出(FIFO)功能队列。每个信元组的承载八位位组随后被读出到总线413a上，该总线与偶DS0缓存器428的输入和奇DS0缓存器429的输入以及同步/异步复用器411的输入相连接。缓存器428和429由写计数器寻址，存储来自同步数据源的有效负荷承载八位位组。缓存器428和429的输出通过有效负荷总线444和444′分别连接到同步/异步复用器441的输入。当偶数信元被写入DS0缓存器428时，前面写入的奇数信元就被允许从DS0缓存器429中读出。DS0缓存器的读取由输出控制器490非直接地控制，490提供带开始点的读计数器，定义顺序地址块(Q，Q+1，...，Q+47)。DS0连接存储器423使用该顺序地址将前面存储的非顺序地址组，或者换句话说是随机地址传递到DS0缓存器。因此DS0缓存器428和429被寻址以实现有效负荷八位位组的SONET帧内交换。当带有异步有效负荷的信元从缓存器460中读出时，随机地址中的一个比特使同步/异步复用器441将有效负荷数据直接从总线413s传递。图6中没有表示的呼叫控制提供非顺序地址组。同步/异步复用器441的输出直接通过总线413c连接到解复用器412的输入。
输入控制器480使用每个信元相应的字头八位位组产生并维护一个输入信元管理表481，包括n行，列为A、M、N、P和D，其中A是输入字头地址，标识相邻行中的数据。
M是异步缓存器写指针，定义有效负荷将被写入的下一个空存储位置。
N是异步缓存器读指针，定义缓存器460中队列的下一个，以便读出信元有效负荷。
P是DS0写缓存器偏移指针，通过在计数器424中定义一个开始点，从而在DS0缓存器428或429中选择一个块；以及D是延迟填充参数，定义写指针M和读指针N之间的初始差别或间隔。
表491包括n行，列为B、Q、R和C，其中B是输出字头地址，由控制器提供，图6中没有表示；Q是DS0连接存储器偏移读指针，定义DS0缓存器428或429中的下一块，以便随机读出一个信元；R是解复用器412使用的输出端口选择地址，控制信元到达其目标所向的线路；以及C是帧时序安排标志，标识输出信元具有异步信元有效负荷还是同步信元有效负荷。
输入和输出控制器表中这种列表信息的作用是实现数据在ATM信元中的输入和在ATM信元中的数据输出，同时实现SONET帧内DS0交换。
当然，读取缓存器428、429和460中的任何一个到总线413c上都是可能的，只要这种读取在任何时刻都是唯一针对一个缓存器的。否则，就会发生数据冲突，使通信设备不能工作。其功能是由信元表481、491，写计数器424，读计数器422以及DS0连接存储器423中的数据来控制的。将结合其余附图中呈现的示范实施例做更完整的揭示。
在图7以及其余附图的描述中，使用了包括中继线、线路、总线以及引脚这些术语在内的术语和常用语。在这个描述中，术语中继线的意思是一条通信通道、链路、传输设备、引脚、引脚组或导线组，在交换设备之间连接并且能够在交换设备的两端被交换。术语线路的意思是一条通信通道、链路、传输设备、引脚、引脚组或导线组，直接或非直接地将交换设备与终端装置相连接，例如一个电话机或一个局域网(LAN)。交换可以在“线路”内部进行，但是这种交换对于交换设备或终端装置都是不透明的。术语总线的意思是一条引脚或者多个或一组引脚，在至少两个线路实体之间提供一条通信通道，传输与特定功能有关的信号。术语引脚的意思是一条通信通道，而不是一条线路，由一条或两条导线组成。
如图7所示，发明示范实施例的基本功能模块包括接入单元500，通过双向的SUNI端口511-517提供与通信链路519的接口，通过信令AAL5端口518提供与信令和监控链路的接口，端口518在ATM适配层5协议中操作并与微控制器总线541相连接。SUNI是Saturn UserNetwork Interface(Saturn用户网络接口)的缩写。SUNI端口(PM5348)根据ATM论坛规范而操作并由PCM-Sierra，Inc.atCommerce Court，Burnaby，British Columbia，Canada V5A 4N3提供，微控制器总线541提供同步交换存储器520、微控制器单元550、异步缓存存储器560以及存储控制器580之间的控制信息交换。微控制器单元550负责结合前面的图所讨论的输入和输出控制器的功能。存储控制器580通过接收字头总线544和发送字头总线545与接入单元500相连接，使之能够从接入单元500接收输入字头信息并且能够向接入单元500提供输出字头信息。存储控制器580也通过地址总线A 543连接，为异步缓存存储器560的操作提供地址信息，并通过地址总线B 542连接，以便为同步互换存储器520的操作提供地址信息。异步缓存存储器560通过接收TDM总线A 546，从接入单元500所复用的通信链路上接收输入信号。异步缓存存储器560通过输出总线547传递输入信号，进入顺序调整的数据流中，以便由同步DS0互换存储器520所接收。接收数据流的信元有效负荷直接传递并提供给发送TDM总线A 548。大约多达一半的信元有效负荷都允许由同步数据组成并延迟一段时间，以便在传递到TDM总线A 548上之前足够进行八位位组交换。
接入单元500根据“Utopia Interface Format”——互连ATM单元的工业标准——为每个所带的SUNI和AAL5提供一条连接。AAL5端口518传递自及到微控制器单元550以及接入单元500的指定信元。带有控制和呼叫管理信息有效负荷的信元通过异步缓存存储器560在任一SUNI和微处理器控制器单元之间路由选择。
异步缓存存储器单元560将信元有效负荷八位位组从总线546传输到总线547。通过这些总线的操作TDM结构的缓存存储器接入提供去自异步缓存存储器单元560的同步时隙，使系统中的每个端口都具有周期性的固定时隙接入。与存储器接入时隙同步，存储器控制器580，通过地址总线A 543对异步缓存存储器单元560提供同步读/写地址。这些读/写地址用做存储器指针，每个存储器指针标识一个存储块并与目前连接到存储器的端口同步关联。
在操作中，SUNI端口511-517以及AAL5端口518由接入单元500组织，使每个端口都具有相等的发送和接收时间周期，在此期间可以在每个方向上传递一个信元。提供了无阻塞接入。接入单元500划分将信元串行传递到八个时分复用(TDM)时隙中所需的时间周期，藉此将每个时隙指定给一个规定的端口。在接入单元500内，信元的字头部分或者与有效负荷分开，或者附在有效负荷上，根据信元分别是输入信元还是输出信元而定。信元的有效负荷段传递到/自异步缓存存储器单元560，并通过使用固有的将特定字头时隙与八个端口TDM时隙中的特定一个相关联的固定的TDM定时结构将字头域传递到/自存储器控制器560。在输入方向上，由于输入信元的字头信息在信元有效负荷的前面传递，输入字头通过接收字头总线544传递到存储器控制器580，并由存储器控制器580检查以便得到存储器指针，该指针标识输入信元有效负荷在异步缓存存储器560内存储的位置。在输出方向上，存储控制单元580提供输出字头和标识输出有效负荷位置的有关存储器指针，使字头和有效负荷都使用标识特定端口的输出接入的固定TDM时隙定时关系通过各个TDM总线传递。有效负荷在接入单元500内与输出字头连接，藉此产生完全格式化的发送信元，然后传递到SUNI端口511-517中的相关的一个。
图7以及随后的图中所示交换装置的功能与参考图8的定时图所说明的时分和空分有关。
图8表示TDM定时关系，基于通过SONET/SDH ATM用户网络接口——换句话说即SUNI端口——传递的八位位组的频率。基于SONET的STS-3c串行传输的标准规定了155.52Mb/s的传输速率，每125ms帧周期产生2430个八位位组。SONET开销使用90个八位位组，剩下2340个八位位组传输ATM信元。它们以8Khz帧速率重复。因此，SONET STS-3c同步有效负荷封装每125ms名义上能够传输44个信元和下一个信元的8个八位位组。由于信元速率不是125ms的整数倍，8KHz帧速率的边界情况每帧都是变化的，而且直到53帧过去之后才会重复。因此，在一个帧周期内出现的所有信元不能用于传输DS0结构的帧。为了在交换结构内建立整数倍的定时关系，内部TDM结构平均地将SONET帧八位位组速率分配到45个子帧上，每个持续2.78ms。每个子帧由54个八位位组组成，每个具有51.4ns的时间间隔，在端口511-518的每一个和交换机之间传递一个发送和一个接收信元。在端口的任一方向中出现的44.15个信元中，在任一方向上最多可以分配42个信元传输信道化的DS0有效负荷，而其余的2.15个信元则由异步数据独占。同步和异步连接之间的信元分配根据连接所支持的业务来调整，只要不超过42个信元非配给同步操作即可。每51.4ns的八位位组再划分成两个25.7ns的时隙，使一个子帧包括108个时隙。这些时隙，标为001-108，在交换装置的每个单元之间提供同步传递数据的参考标号。
图9是说明端口511-518与图7的交换装置接口的框图。图7中所示的接入单元500分成图9中的两个功能性的接入单元501和502。接入单元501用于低组端口1-4，接入单元502用于高组端口5-8，其中端口8由AAL5单元提供而端口1-7由SUNI单元提供。
接入单元501和502与四个端口中的每一个都具有连接。尽管连接是标准化的，但是这里为了读者方便起见，简单地概述如下TSOC——信元信号的发送开始，标志TDAT(70)总线上信元的开始，TDAT(70)——8根引脚的发送信元数据总线，传递ATM信元八位位组到SUNI单元，TCA——发送信元可用信号，表示一个信元何时可用于到SUNI单元的发送，TWRENB——发送写使能输入，用于启动ATM信元从接入单元写入SUNI单元，TFCLK——发送写时钟脉冲，为ATM信元的八位位组写入SUNI单元提供时钟。
RSOC——信元信号的接收开始，标志RDAT(70)总线上信元的开始，RDAT(70)——8引脚的接收信元数据总线，将ATM信元八位位组传递到接入单元，RCA——接收信元可用信号，表示何时SUNI单元中的一个信元可用到到接入单元的传输，RWRENB——接收写使能输出，用于启动一个信元从SUNI单元写入接入单元，RFCLK——接收读时钟脉冲，为ATM信元的八位位组从SUNI单元读出提供时钟。
连接接入单元501以便分别通过接收字头总线544和接收TDM总线A 546发送输入字头信息(IHDR)和输入数据信息(IDAT)。连接接入单元501以便分别通过发送字头总线545和发送TDM总线A 548接收输出字头信息(XHDR)和接收输出数据信息(XDAT)。连接接入单元502以便分别通过接收字头总线544和接收TDM总线A 546发送输入字头信息(IHDR)和发送输入数据信息(IDAT)。连接接入单元502以便分别通过发送字头总线545和发送TDM总线A 548接收输出字头信息(XHDR)和接收输出数据信息(XDAT)。总线544、545、546和548，每个都是32条引脚宽并且与图8中所示的周期为25.7ns的TDM参考时钟信号同步操作。对于接入单元501，输入数据和字头信息的发送以及输出字头信息的接收限于比特引脚0-15，在各个总线上一次为两个八位位组。对于接入单元502，输入数据和字头信息的发送以及输出字头信息的接收限于比特引脚16-31，在各个总线上一次为两个八位位组。接入单元501和502从发送TDM总线A 548的各一半接收输出数据信息(XDAT)。
图8表示输入字头和数据信息发送的顺序。如所示，来自端口2的2个八位位组通过IDAT(150)发送到接收TDM总线A 548，同时来自端口5的2个八位位组通过IDAT(3116)发送到接收TDM总线A 548。指定到IDAT(150)的接入单元低组501使用以TDM参考001开始的端口扫描序列2、3、4、1，并且在子帧内周期性地重复，一直到TDM参考108。类似地，指定到IDAT(3116)的接入单元高组502使用以TDM参考001开始的端口扫描序列5、6、7、8，并且在子帧内周期性地重复，直到TDM参考108。两种模式在异步缓存存储器单元560内结合，产生一种混合模式，用于数据接入到异步缓存存储器520中的一对存储单元，将结合图16对此进行讨论。这样提供了复用成32比特字的序列，平均地将信元有效负荷在两个存储单元上分配。这些序列周期性地重复并使来自端口的连续16比特字交替地写入存储器单元对中的一个和另一个。在每个子帧中，如端口1、2和8所说明的，来自每个端口的接收信元可用标志RCA的状态以在子帧时间间隔内分配的顺序被抽样或扫描。这种分配提供了接收信元字头的顺序接收之间的时间间隔，正当且如果接收信元在端口可用时，允许存储器控制器580检查接收的信元字头，并确定异步缓存存储器580中信元的有效负荷顺序传输并存储的存储位置。
接入单元501和502从帧脉冲信号和时钟信号中得到TDM时隙分配，这些信号在标为FP和CLK的输入处提供，同时所示的终端UL处提供的一个逻辑电平，高电平TH或低电平TL表示每个端口何时将被扫描以进行接收活动。参考TDM时隙分配，接入单元500顺序在端口执行以下步骤a)仅在它的TDM时隙分配之前扫描SUNI单元的RCA引脚；b)响应RCA标志未激活，参考下一个TDM时隙分配执行步骤a)，并且响应RCA标志激活，执行步骤c)；c)在TDM时隙分配期间从SUNI读取一个信元，通过；
i)在由时隙周期总和组成的时间段上插入接收写使能信号RWRENB，以便读取字头，并且ii)在至少一个另外的时隙周期时间之后，在由时隙周期总和组成的时间段上重插入接收写使能信号RWRENB，以便读取有效负荷，并d)执行步骤a)。
在这个例子中，接入单元500在来自RDAT(70)引脚的八位位组之后读取信元信息内容的八位位组并且在做此操作中执行步骤ii)，通过将第一个有效负荷八位位组的读延迟一个时隙周期，插入额外的与下一个八位位组位置中的第五个八位位组一样的八位位组，使接入单元读取的信元由6个字头八位位组和48个有效负荷八位位组组成。
接入单元500连接所收的八位位组，形成28个字的信元，每个字2个八位位组，将前三个字导入接收字头总线544，同时设置输入字头开始(SOIHDR)标志，表示字头已经提供给存储控制器580，并在此后将延迟了两个时隙周期的24个有效负荷字中的每一个导入接收TDM总线A 546。因此，输入字头结尾和输入有效负荷开始之间存在总共三个时隙周期的延迟。这个延迟周期给存储器控制器580提供了处理字头字的时间，以便产生恰当的24个存储器地址序列，控制输入有效负荷在异步缓存存储器560中的存储。
图10是说明接入单元中所用电路的一个例子的示意性框图，用于提供来自SUNI端口的输入通道，通过它所接收ATM信元的有效负荷和字头八位位组交织到接收TDM总线A 546以及接收字头总线544上。详细说明服务于低组端口1-4的接入单元501。接入单元501包括一组八个闩锁601-608，每个为8比特宽，以及四个其它的闩锁609-612，每个为16比特宽。闩锁被排成4对。闩锁601和602配成对，通过8个引脚的总线RDAT1从端口1接收数据八位位组。闩锁603、604和605、606和607、608类似地配对，分别通过总线RDAT2、3和4接收来自端口2、3和4的数据八位位组。偶数编号的闩锁602、604、606以及608中的每一个响应102.8ns的时钟信号CLK100A，锁存当前由它相应的端口在闩锁输入IDAT(70)处提供的八位位组。类似地，闩锁601、603、605和607中的每一个响应102.8ns的时钟信号CLK100B，锁存当前由它相应的端口在闩锁输入IDAT(70)处提供的八位位组。当时钟信号彼此反相时，以51.4ns的间隔读取8引脚RDAT总线中的每一个。锁存在四对闩锁601-608中每一个的4个字被连续地驱动到本地端口总线644中各自的16引脚组上；其中引脚7-0由闩锁输出ODAT(70)驱动，引脚31-16由闩锁输出ODAT(158)驱动。
分别控制复用器727和728，分别从本地端口总线644中选择字头字并选择有效负荷字。所选择的字头和有效负荷字被锁存到接收字头总线544和接收TDM总线A 546上，如图9所示。复用器727响应字头选择信号H1、H2、H3和H4中任何一个的每次出现，将出现本地总线644引脚的相应组上的16比特字连接到闩锁609的IDAT(150)输入。时隙为25.7ns周期的时钟信号CLK26操作闩锁609，将输入字头字发送到接收字头总线544上。由于接收字头总线544对两个接入单元是公用的，闩锁609带有三态输出驱动器。复用器728受有效负荷选择信号P1、P2、P3和P4中一个的每次出现的控制，将从端口1-4接收的有效负荷通过闩锁发送到接收TDM总线A 546，如图9所示。在这个例子中，字头选择信号H1、H2、H3和H4以及有效负荷选择信号P1、P2、P3和P4由根据图8所示的定时关系操作的脉冲序列发生器709提供。
在操作中，接入单元低组501对将要服务的SUNI接口的RCA信号抽样。接入单元高组502的操作类似。例如，如果端口1的RCA信号有效，那么接入单元501使端口1的RWRDENB信号有效，开始对等待信元进行同步的RFCLK读。每个八位位组从RDAT1按时钟进入8比特闩锁601和602中的一个，在本地端口总线644的最高组引脚上轮流连续地产生24字的序列，每个字16比特。复用器727响应字头选择信号H1的出现而操作，从连续接收的信元中选择前3个16比特字，即输入字头IHDR，以便将字头字发送到接收字头总线544。在发送之前，每个字头字由16比特闩锁609再定时。来自其它端口2、3和4中任一个的等待读取的信元以类似方式通过相应的闩锁对603、604和605、606和607、608接收。当来自端口2、3和4的字头八位位组从序列发生器709出现时，复用器727响应字头选择信号H2、H3和H4选择它们。
如所示，八位位组帧内交换可以更方便地以每信元偶数个八位位组而不是ATM标准规定的奇数个八位位组来实现。在这个例子中，通过在字头八位位组序列的末尾插入一个额外的八位位组来将奇数个八位位组变成偶数个八位位组。第五个所收的八位位组按时钟进入闩锁601。在下面的循环中，端口1的RFCLK时钟信号被禁止，以便将第五个所收的八位位组也按时钟进入闩锁602。通过这种方式，占据了54个时隙周期来读取所收信元的53个八位位组。
信元其余的48个八位位组是有效负荷八位位组。有效负荷八位位组配对成24个有效负荷字，与复用器728响应来自序列发生器709的有效负荷选择信号P1、P2、P3和P4从四个端口中每一个接收的24个有效负荷字交织在一起。复用器728所选择的每个有效负荷字在从闩锁612的输出IDAT(150)被驱动到接收TDM总线A 546之前，通过16比特闩锁610和611延迟两个时钟周期。
表1与图11一起说明了，当信元有效负荷八位位组通过IDAT总线提供时，处理接入单元501和502从SUNI端口收集的信元有效负荷的例子，以及随后的八位位组，当它们通过总线IRAMA和IRAMB提供给异步缓存存储器560内的一对存储器设备时，而且图12中将对此做详细的说明。
表1端口号IDAT 端口号 IDAT 端口号 IRAMA 端口号 IRAMB(150)(3116) (150)(3116)239，40521，22425，26331，32333，34615，16801，02707，08427，28709，10145，46239，40147，48803，04521，22615，16241，42523，24333，34427，28335，36617，18709，10803，04429，30711，12241，42123，241BLANK 805，06617，18535，36243，44525，26429，30311，12337，38619，20805，06743，44431，32713，14NONE 219，201BLANK 807，08525，26631，32245，46527，28337，38407，08339，40621，22713，148433，34715，16245，46NONE 27，281BLANK 809，10621，22539，40247，48529，30433，34315，16341，42623，24809，10743，44435，36717，18NONE 223，24101，02811，12529，30635，362BLANK 531，32341，42411，12343，44625，26717，188437，38719，201*01，02 NONE 31，32103，04813，14625，26543，442BLANK 533，34437，38319，20345，46627，28813，14703，04439，40721，22NONE 1* 27，28105，06815，16533，34639，402BLANK 535，36345，46415，16347，48629，30721，228
441，42723，24105，06NONE 35，36107，08817，18629，305--------23.24231，32513，14417，18347，48325，26607，08 NONE 831，32419，20701，02137，38207，08139，408BLANK 514，14619，20233，34515，16325，264327，28609，107*01，02NONE 39，40421，22703，04233，34115，16141，428BLANK 609，10527，28235，36517，18421，22303，04329，30611，12NONE 7*35，36423，24705，06141，42211，12143，448BLANK 517，18623，24237，38519，20329，304331，32613，14705，06NONE 43，44425，26707，08237，38119，20145，46801，02613，145NONE无BLANK空图11中的每条时间线在图的左边标出，如下子帧——54个八位位组周期的一个信元，每个51.4ns；RFCLK1——端口1的接收时钟；RCA1——端口1的接收使能标志(高有效)；RWDENB1——端口1的接收写使能(低有效)；RSOC1——端口1的信元信号接收开始；RDAT1——接收端口1字头八位位组Hxx和有效负荷八位位组Pxx；IHDR——输入字头八位位组Hxx，xx来自8个端口；IDAT(150)——输入有效负荷八位位组Pxx，xx来自端口1-4；
IDAT(3116)——输入有效负荷八位位组Pxx，xx来自端口5-8；IRAMA——有效负荷八位位组对，用于存储在异步缓存存储器560的一半而传递；IRAMB——有效负荷八位位组对，用于存储在异步缓存存储器560的另一半而传递；写地址A——存储器指针n，用于IRAMA八位位组；写地址B——存储器指针n，用于IRAMB八位位组；CLK100A——周期为102.8ns的时钟信号；及CLK100B——相对于CLK100A移180o的时钟信号。
参考表1得到的图11中IDAT(150)和IDAT(3116)时间线，表示分别来自端口1-4和来自端口5-8的有效负荷数据的八位位组对，当它们被发送到接收TDM总线A 546时的过程。那些标上“*”的时隙是空的，因为它们对应于字头八位位组的出现。字头八位位组从IDAT总线上有效负荷八位位组的过程中去掉。IRAMA表示有效负荷数据八位位组对的传递，这些数据以表1中所示的源端口为参考，串行开始，端口4p25，26；端口8 p01，02；端口1 p45，46；依次类推。IRAMB表示有效负荷数据八位位组对的传递，这些数据以表1中所示的源端口为参考，串行开始，端口3 p31，32；端口7 p07，08；端口2 p39，40；依次类推。写地址A和写地址B表示存储器控制器580提供的存储器指针n-u，以便在异步缓存存储器560中寻址存储位置，其中，存储器指针n-u分别对应于端口1-8并且按顺序增加，例如在端口1的情况下，在存储从端口1读取的信元过程中为n，n+1，--，n+11。
通过总线RDAT1按一定时间间隔从端口1读取的信元——图1中以RDAT1表示——由RFCLK1抽样，周期为51.4ns。每个信元包括标为H01-H04的4个字头八位位组和标为HEC的第5个字头差错校验八位位组。下一个标为P01的八位位组的读取延迟一个时钟周期，使第5个字头八位位组好象占据了其它八位位组时间间隔的两倍。结果，信元的读取占用了额外的一个八位位组时间，即54个八位位组，读取间隔为2775.6ns。读完信元字头八位位组之后，读取信元有效负荷八位位组P01-P48，如RDAT1所示。这样做，当16比特字上了IHDR总线组(150)(3116)时，有利于成对地锁存来自低和高接入单元501及502的字头八位位组，如图11中IHDR所示。如图所示，前2个字头八位位组通过闩锁609并行地锁存在总线544上，在第一个字头八位位组接收之后大约103ns时开始。接收TDM总线A 546以四个一组每25.7ns发送有效负荷八位位组，因此最大的工作比特传输率大约为1.2Gb/s。参考图12，更详细地说明图7中引入的异步缓存存储器560。
在图12中，第1和第2双输入/输出端口静态随机访问存储器(SRAM)741和742每个都具有相同的A和B端口，分别在其左右两边表示。如所示，SRAM包括14比特的A和B地址端口，标为AA和AB，以及16比特的写/读端口，标为I/OA和I/OB。SRAM也具有控制输入OENA、OENB，独立地在分别的I/OA和I/OB端口使能读操作；控制输入CENA必须为低时才能使能与A端口有关的SRAM部分；控制输入CENB必须为低时才能使能与B端口有关的SRAM部分；并控制输入RWNA和RWNB。TL表示低电平，永远连接到低逻辑电平，而TH表示高电平，永远连接到高逻辑电平。这个例子中用到的SRAM是常见的来自Integrated Device Technology，Inc.at 2975 StenderWay，Santa Clara，California USA 95054的商业标识号为IDT7026S/L的。转接器750设计用于将来自接收TDM总线A 546的八位位组发送到SRAM 741和742，并将来自SRAM 741和742的八位位组发送到输出547。地址流水线760设计用于提供通过地址总线A 543接收的来自存储器控制器580的地址，以便在SRAM 741和742中选择读和写的存储地址。在这个例子中，地址流水线760由门阵列提供，商业器件号为EPF8282，由Altera Corporation，at 2610 Orchard Parkway，San Jose，California USA 95134-2020提供。SRAM 741如图连接，使它的B端口受限只能读出数据，A端口由转接器750使能，只能写入数据。SRAM742的连接使它的A端口受限职能读出数据，B端口由转接器750使能，只能写入数据。IDAT和EDAT总线上特定的I/O时隙出现之间固定的定时关系以及时隙的建立有利于，在存储器访问周期内有效负荷数据出现的同时，在地址总线A 543上传输读/写地址。图11和表1表示来自端口1的有效负荷字01、02在时隙23(子帧12)中到达SRAM741的数据输入端口IRAMA。同时，写地址WADDRA“n”由地址流水线760提供给SRAM 741地址端口AA。存储器指针由存储器控制器580产生，它是将端口1的字头字01、02和03、04与SRAM 741和742中的存储区相关联得到的，用于存储端口1后续的有效负荷字。信元的有效负荷字顺序地分配到两个SRAM 741和742上，寻址这两个SRAM将输入有效负荷字在SRAM 741和742之间轮流写入。例如，第一个有效负荷字01、02出现在时隙26中并被路由选择到SRAM 741，使该有效负荷字写入地址位置“n”。第2个有效负荷字03、04出现在时隙27中并被路由选择到SRAM 742，写入那里相似的地址位置“n”。一旦前两个字存储完，存储器控制器580将端口1的流水线地址增加到“n+1”，准备接收并存储下两个有效负荷字。这个过程继续到所有的24个字对(48个八位位组)被存储到两个SRAM 741和742中指定的12个存储位置。在这个例子中，每个存储位置分配包括一组12个相邻的地址。相同的过程出现在分配给其余端口的每个时隙中，只要给定的端口有一个完整的数据信元准备发送。交换结构，实现周期性地、动态地将存储器I/O与一个端口相连接，使两个SRAM 741和742的传输速率与通过接收TDM总线A 546发送八位位组的速率相匹配。另一个具有相同字头的信元到达端口1时可以很方便地存储在SRAM 741和742中，存储位置与前面接收信元的存储位置相连，或者它可以存储在一些其它的存储位置中。
SRAM 741和742中存储位置的分配由存储器控制器580实现。存储器控制器580产生指针并将存储器指针递增以便寻址SRAM 741和742，为每个与逻辑中继线相关联的虚通道VP实现FIFO存储器功能。在一条虚通道VP内，根据正发送的当前TDM帧的大小，提供数目可变的虚连接VC。任何一条虚连接VC与TDM帧的一个特定段相关联。通过将每个有效负荷映射到各个存储器段中，就可以重组信道化的帧数据的复合映象。异步缓存存储器560有效地为每个虚通道VP提供接收TDM帧的弹性存储。然后在存储控制器580的确定下提供重建的帧，通过顺序读取代表完整TDM帧的接收信元组而将其传递到同步DS0互换存储器520中。存储器控制器580控制异步缓存存储器560在有效负荷字存储和检索中的操作，实现带有突发性质的每个虚连接VC的FIFO功能，以便将数据业务的突发特性平均掉。
参考图13，每出现2,780ns子帧脉冲时就初始化计数器665并由CKL25.7ns时钟驱动该计数器，提供对应于108个时隙的108个地址。108个地址用于寻址只读存储器660，提供表2中所示的1比特输出序列。
表2TS O TS O TS O TS O TS O TS O TS O TS O TS O001 0 013 1 025 0 037 1 049 0 061 1 073 0 085 1 097 1002 1 014 0 026 0 038 1 050 0 062 1 074 0 086 1 098 0003 1 015 0 027 1 039 0 051 1 063 0 075 0 087 1 099 0004 1 016 0 028 1 040 0 052 0 064 1 076 0 088 1 100 0005 1 017 0 029 1 041 0 053 1 065 0 077 1 089 0 101 0006 0 018 1 030 1 042 0 054 1 066 0 078 1 090 0 102 1007 0 019 1 031 0 043 1 055 0 067 1 079 1 091 0 103 1008 0 020 1 032 0 044 1 056 1 068 0 080 1 092 0 104 1009 0 021 1 033 0 045 1 057 0 069 1 081 0 093 1 105 1010 1 022 1 034 0 046 1 058 0 070 1 082 0 094 1 106 0011 1 023 0 035 1 047 0 059 1 071 1 083 0 095 1 107 0012 1 024 0 036 1 048 1 060 0 072 1 084 0 096 1 108 0D触发器651、652和653对1比特输出序列增加三个时钟周期的延迟，D触发器653的输出用于图15中电路的操作。来自端口1、2、3和4的输入有效负荷字和来自端口5、6、7和8的输入有效负荷字由闩锁613和614定时并在复用器703和704的各个输入中提供。来自计数器665的最低有效比特以CKL26速率的一半计数并用于操作复用器703和704，使有效负荷字从偶数端口出现时由复用器703传递，从奇数端口出现的有效负荷字由复用器704传递。因此，偶数端口有效负荷字直接连接到复用器705和706的输入，奇数端口有效负荷字通过增加了1个时钟周期延迟的闩锁615非直接地连接到复用器705和706的输入。当延迟了一个时钟周期的1比特输出序列出现在D触发器651的Q输出端时，对复用器705和706进行操作。每次Q输出的“0”逻辑电平出现，来自端口2、4、6和8中任意一个的有效负荷字由复用器705通过，而每次Q输出的“1”逻辑电平出现，来自端口1、3、5和7中任意一个的有效负荷字由复用器705传递到SRAM 741。每次Q输出的“0”逻辑电平出现，来自端口1、3、5和7中任意一个的有效负荷字由复用器706通过，而每次Q输出的“1”逻辑电平出现，来自端口2、4、6和8中任意一个的有效负荷字由复用器706传递到SRAM 742。
图14的定时关系图与表3一起表示输入信息被异步缓存存储器560缓存以便发送到输出总线547上的过程，准备使同步DS0互换存储器对具有同步数据有效负荷的那些信元进行八位位组帧内时隙交换，图15和16中对此做了详细表示。
表3以及图14一起表示信元八位位组从SRAM 741和742读出进入转接器750的ERAMA和ERAMB输入的过程的例子，这些八位位组与SUNI端口号PN相关联，在表中第6列所示。响应从地址流水线760提供到SRAM 741和742地址端口的读地址RADDRA和RADDRB读取SRAM 741和742。每四个八位位组，ERAMA和ERAMB，组合产生输出总线547上四个八位位组的有效负荷字EDAT。与将EDAT八位位组直接路由选择到接入单元501和502不同，这些输出有效负荷数据八位位组被路由选择到同步DS0互换存储器520中的DS0复用器中，在这里进行路由选择判决，产生下列之一a)当输出有效负荷八位位组XDAT在TDM总线A 548上时，将EDAT有效负荷八位位组通过；b)将EDAT有效负荷数据八位位组存储在同步DS0互换存储器520中，并同时从同步DS0互换存储器520中将帧内交换的XDAT有效负荷数据八位位组读到TDM总线A 548上；c)将同步DS0互换存储器520中的EDAT有效负荷数据八位位组存储，不将任何XDAT有效负荷数据八位位组传递到TDM总线A 548上；以及d)在异步缓存存储器560中没有输出数据提供时，从同步DS0互换存储器520中将XDAT有效负荷数据八位位组读到TDM总线A 548上。
表3PN ERAMA PN ERAMB PN EDAT PNEDAT PN XDATPN XDAT150 3115 150 3116 150 3116425，26331，32143，44-NONE 423，24 7 05，06801，02707，08237，38519，20143，33 - NONE145，46239，40331，32613，14237，38 5 19，20521，22615，16425，26707，08331，32 6 13，14333，34427，28145，46801，02425，26 7 07，08709，10803，04239，40521，22145，46 8 01，02241，42147，48333，34615，16229，40 5 21，22617，18523，24427，28709，10333，34 6 15，16429，30335，36147，48803，04427，28 7 09，10805，06711，12241，42523，24147，48 8 03，04-NONE 243，44335，36617，18241，42 5 23，24525，26619，20429，30711，12335，36 6 17，18337，38431，32-NONE 805，06429，30 7 11，12713，14807，08243，44525，26-NONE8 05，06245，46-NONE 337，38619，20243，44 5 25，26621，22527，28431，32713，14337，38 6 19，20433，34339，49-NONE 807，08431，32 7 13，14809，10715，16245，46527，28-NONE8 07，08-NONE 247，48339，40621，22245，46 5 27，28529，30623，24433，34715，16339，40 6 21，22341，42435，36-NONE 809，10433，34 7 15，16717，18811，12247，48529，30-NONE8 09，10101，02-NONE 341，42623，24247，48 5 29，30625，26531，32435，36717，18341，42 6 23，24437，38343，44101，02811，12435，36 7 17，18813，14719，20-NONE 531，32101，02 8 11，12-NONE 103，04343，44625，26-NONE5 31，32533，34627，28437，38719，20343，44 6 25，26345，46439，40103，04813，14437，38 7 19，20721，22815，16-NONE 533，34103，04 8 13，14105，06-NONE 345，46627，28-NONE5 33，34629，30535，36439，40721，22------ - ----------- ------ ------ ------ ------ - ----------- ------ ------ ------ 321，22 6 03，04417，18323，24135，36845，46415，16 - NONE-NONE 847，48229，30511，12135，36 8 45，46137，38231，32323，24605，06229，30 5 11，12513，14607，08417，18-NONE 323，24 6 05，06325，26419，20137，38847，48417，18 - NONE701，02-NONE 231，32513，14137，38 8 47，48233，34139，40325，26607，08231，32 5 13，14609，10515，16419，20701，02325，26 6 07，08421，22327，28139，40-NONE 419，20 7 01，02-NONE 703，04233，34515，16139，40 - NONE141，42235，36327，28609，10233，34 5 15，16517，18611，12421，22703，04327，28 6 09，10329，30423，24141，42-NONE 421，22 7 02，03705，06------ 235，36517，18141，42 - NONE237，38143，44329，30611，12235，36 5 17，18613，14519，20423，24705，06329，30 6 11，12NONE无异步缓存存储器560的操作与图14上面所示的子帧定时同步。从双端口SRAM 741来的I/O(150)输出数据字流以ERAMA(150)示例，它们的目标为端口1-8，按照顺序端口4、端口8、端口1，等等，而来自双端口SRAM 742的I/OA(150)输出数据字以ERAMB(150)示例，它们的目标为端口1-8，按照顺序端口3、端口7、端口2，等等。目标为任何端口的信元有效负荷的传输在SRAM 741和742之间共享。这已参考ERAMA和ERAMB图表示，其中，目标为端口1的有效负荷八位位组45和46首先出现在ERAMA，102.8ns之后，跟着目标为端口1的八位位组47和48出现在ERAMB上，然后大约437ns之后跟着目标为端口1的下一个信元的有效负荷八位位组01和02。在目标为端口1的有效负荷八位位组之间，(437-102)的间隙，一个明显额外的335ns左右对应于下一个信元字头八位位组。字头八位位组不由异步缓存存储器560缓存。标为RADDRA的行代表指向SRAM 741的B读出地址端口的地址流，标为RADDRB的行代表指向SRAM 742的A读出地址端口的地址流。
图15是说明转接器750输出部分的示意框图。输出部分包括字闩锁618-622以及复用器707、708和711、712，如所示连接以便将来自SRAM 741和742的16比特字读出到32比特宽的输出总线547上，使目标为端口1-4的数据占据引脚0-15，而目标为端口5-8的数据占据引脚16-31。闩锁618-622每个都响应时钟信号CKL26而操作，复用器707、708和711、712响应来自图13中D触发器653的Q输出端的延迟的选择信号而操作。来自SRAM 741的I/OB端口的数据每25.7ns锁存在闩锁618中，而且来自SRAM 742的I/OA端口的数据类似地锁存在闩锁619中。复用器707和709相反地响应选择信号，轮流选择当前锁存在闩锁618和619中而且目标分别为端口1、3、5和7以及端口2、4、6和8的数据字。目标为奇数端口的数据字直接传递到复用器711和712，而目标为偶数端口的数据字传递到闩锁620，在那里被时钟信号CKL26重定时，然后继续传递到复用器711和712。闩锁621和622驱动数据字流，这些数据字通过复用器711和712分别到达输出总线547的引脚15-0和31-16，正如图14中在标为EDAT(150)和EDAT(3116)的行上所示例的，并且在表3中有相应的列。这些对应于图7中的总线547。
图7中引入的同步DS0互换存储器520，参考图16做更详细的描述。在图16中，同步DS0互换存储器包括4个双端口SRAM 771、772、773和774，两个14比特字闩锁624和625以及DS0复用器780。只用一对双端口SRAM、即例如771和773就足够提供图6中所示例的DS0缓存器时隙交换机的功能，但是在这个例子中，通过使用图16所示的4个双端口SRAM，可以实现改进的同步交换业务的系统通过量。如联系图12所看到的，每个SRAM具有A和B端口。图7中的微控制器单元550提供连接存储器数据，而且为此目的直接连接到SRAM 771和773。微控制器总线541在图16中表示，包括地址引脚541a、控制引脚541c和数据引脚541d。SRAM 771和772存储转换连接表，分别实现SRAM773和774中八位位组的时分交换。SRAM 771的A端口通过地址引脚541a和三个控制引脚771c被访问，以便通过数据引脚写入和读出数据。SRAM 771和773的B端口每个都被连接以具有连续激励的读功能，使得每个I/OB端口有效地成为一个连续的输出端口。SRAM 771响应其AB地址端口出现的每个地址，通过其I/OB端口经由字闩锁624，传递来自其相应存储位置的14比特。SRAM 773响应字闩锁624中锁存的每个地址，通过它的I/OB端口传递来自其相应存储位置的16比特到DS0复用器780的ERAMA输入。类似地，SRAM 772的B端口通过地址引脚541a和三个控制引脚772c被访问，以便通过数据引脚写入和读出数据。SRAM 772和774的A端口每个都被连接以具有连续激励的读功能，使得I/OA端口成为连续的输出端口。SRAM 772响应其地址端口AA出现的每个地址，通过其I/OA端口经由字闩锁625，传递来自其相应存储位置的14比特。SRAM 774响应字闩锁625中锁存的每个地址，通过它的I/OA端口传递来自其相应存储位置的16比特到DS0复接器780的ERAMB输入。
因此如下这样描述实施例的操作。因为SUNI端口访问为两个存储单元同时同步在XDAT总线上，输出SUNI端口通过两条路由之一接收输出有效负荷八位位组。一个路由是来自转接器750的异步信元有效负荷，通过DS0复用器780重定时，而不需对有效负荷数据进行修改。第二条路由是同步信元有效负荷，由DS0复用器780通过DS0八位位组交换过程转移，然后从DS0复用器780出现。进入第二条路由的信元代表TDM帧，从异步缓存存储器560中的虚通道VP FIFO发送到有效的公共帧缓存器，在那里存储有效负荷八位位组，用于下一个125ms帧间隔内的随后的DS0交换。当下一帧的有效负荷八位位组被存储时，前面存储的八位位组以新的顺序组合，产生输出的替代有效负荷八位位组。
在控制输出方向时，存储器控制器580将一个存储器指针传递到地址总线A 543，一个存储器指针传递到地址总线B 542，允许到给定端口的输出有效负荷同时在两个存储器560和520被访问。与有效负荷有关的输出字头通过发送字头总线545发送到接入单元，以便传递到给定的端口。有效负荷八位位组与字头八位位组连接起来构成54个信元八位位组，除了一个信元以外，其余的同步地写入目标SUNI单元。通过去掉信元的第6个八位位组将54个八位位组信元减少到53个八位位组。这个信元是第5个八位位组的重复，即输出字头中的字头差错码HEC，是以前为了加速信元传输而加入的。此时将该八位位组去掉，使输出的信元与ATM建议标准一致并与SUNI单元的操作兼容。通过在发送时钟TFCLK所选的一个时钟周期内——该周期在时间上对应于TDAT(70)引脚上出现第6个八位位组的时间——去掉、或者换句话说是禁止发送写使能TWRENB，去掉该八位位组。
在同步DS0互换存储器520中——图16中做了详细表示——SRAM 771和772作为DS0连接存储器。换句话说，SRAM 771和772控制定义DS0交换功能的读地址。SRAM 773和774在预先固定顺序的存储位置中存储输入八位位组对，使SRAM 773和774的随机读取提供两个八位位组对序列。该序列在输入ERAMA和ERAMB由DS0复用器780接收，在那里从每次读出中选出每个时隙两个八位位组中的一个，组成所需的八位位组组合用于发送。SRAM 773和774每个都装载相同的来自输出总线547的八位位组对，去掉其余的八位位组对。因此，在这个例子中，任何时刻最多只能容纳一半的端口用于DS0交换。在某种程度上等效于很多STM设备中的集中器。由于来自最多4个端口的SONET帧中的每48个有效负荷八位位组中，只有44个同步有效负荷可用的信元情况，图16中的SRAM 773和774作为一对可变的延迟线，有(44×48×4)＝8448个时隙可变。在125ms周期内2.78ms子帧的个数可以很方便地改变，以适应交换系统当前所需的同步带宽。这种集中功能实际上与STM交换系统相反，在STM交换系统中集中是由系统外设中的线路互连结构确定，而在这个例子中，集中由交换系统中央的SRAM的容量确定。例如，如果只使用SRAM 771和773，SRAM 772和774去掉，电话业务就受到两倍的集中。
在示范实施例中，发现任何可方便获得的SRAM的实际存储器访问时间是限制系统性能的因素。这种限制性能可以通过结合DS0复用器780中适当的输入和输出部分使用两个SRAM来改善。输出字的八位位组对可以选择性地同时从异步缓存存储器560写入每个SRAM 773和774，产生1对相同的DS0映象。读出通过DS0复用器780，在两个SRAM之间交替，因此DS0存储器520的八位位组读出速率被有效地加倍了。任何两个分别从SRAM 773和774随机选出的DS0八位位组组成输出八位位组对，在任何给定时隙中发送。
DS0复用器780由125ms帧脉冲定时并分别通过标为FP和CLK26的输入端连接了25.7ns的时钟CLK26。DS0复用器780包括从输出总线547接收32比特字的IDAT输入和向发送TDM总线A 548发送32比特字的XDAT输出。IRAM输出提供相同的八位位组对，存储在SRAM 773和774中通过标为WADDR的输出所连接的写地址所定义的相同的地址位置上。写地址是24个地址序列，每个序列从一个根或从存储器控制器580通过地址总线B 542和标为WCCM的写连接存储器输入提供的连接存储器指针得到。ERAMA和ERAMB接收分别从SRAM773和774读出的所选的读出八位位组。每个读事件之前要在标为CMA和CMB的输入处提供有关的A和B最低有效地址比特。
参考图16和17，输入部分包括闩锁626和627，连接它们分别将来自输出总线547的引脚(150)和(3116)的字按时钟输出到本地数据总线826和827。来自地址总线B 542中写地址部分(未表示)的15比特的写信道连接存储器地址WCCM通过闩锁628按时钟进入本地WCCM总线828，闩锁628由输入信道连接存储器时钟ICCNMCLK操作。ICCNMCLK由存储器控制器580提供并具有大约26ns的脉冲选通宽度。ICCNMCLK时钟与图8中所示的交错的字头出现同步并以每子帧出现八次的速率在任何一帧中一直出现。3比特译码器662，通过将来自闩锁628的WCCM的最低三个有效比特译码，产生四个信号序列IWA、IWB、IWC和IWD。每次出现子帧脉冲SFP时，低和高组端口计数器668和669都设置到各自的预定状态，并对时钟脉冲CLK26的跳沿计数，分别在低和高端口计数器总线830和831上产生端口地址，如表4所示。
表4SFP计数器668计数器669CLK26状态-口# 状态-口#100-1 11-80001-2 00-51010-3 01-60011-4 10-71000-1 11-80001-2 00-51100-- 11--连接一个2比特译码器661，对低端口地址译码并藉此在输出引脚661a、661b、661c和661d上产生四信道使能信号序列，以便操作复用器715和724。四个相同的接口信道电路A-D，731-734，如图所示相同地连接；但是来自2比特译码器662的引脚除外，该引脚以四个信号IWA、IWB、IWC和IWD序列出现，分别连接到相应的接口信道电路A、B、C和D，731-734上。
接口信道电路A，731，在图17a中详细说明。写连接存储器地址WCCM在本地WCCM总线828上通过闩锁628接收。写连接存储器地址WCCM与接口信道电路A 731有关的那些同步于IWA信号的每次出现而被选出。闩锁633中所选择的写连接存储器地址WCCM由3比特端口地址和9比特写偏移地址组成。一个2比特的复用器716和一个16比特的复用器713响应3比特端口地址的最高有效比特而操作。因此2比特复用器716将低端口总线830或高端口总线831的2比特内容传递给比较器电路696的B输入端。同时，16比特复用器713将来自本地总线826的低八位位组对或来自本地总线827的高八位位组对传递到闩锁631和632。比较器电路696在其A输入端接收3比特端口地址的2个较低有效比特。计数器666与信号IWA的每次出现同步并响应混合时钟信号CLKOE中的脉冲操作，产生地址0-24(二进制00000-11000)。计数器666的输出地址24由译码器664译码，提供禁止比较器696的信号。只要来自译码器664的信号一直不出现，比较器696就操作，提供从地址总线B542所选的端口地址和和计数器830和831产生的端口地址之间每次匹配的指示。包括与门680-683和D触发器672和673如图所示连接——的逻辑电路提供交替的低(CLKE)和高(CLKO)时钟。从计数器666的输出得到的最低有效比特以102.8ns间隔变化并用做ODD/EVEN信号。在来自比较器696的匹配指示出现时，逻辑电路响应ODD/EVEN信号和时钟CLK26而操作，产生低(CLKE)和高(CLKO)时钟，每个持续周期大约25ns并以205.6ns的间隔重复。来自与门682和683输出的引脚，将偶和奇时钟CLKE和CLKO提供给闩锁631和632的时钟信号输入和或门684的输入。或门684产生复合信号CLKOE，计数器666响应该信号产生顺序地址。在每次匹配中，14比特写SRAM地址WADDR由24个增量序列结合偏移写地址组成，后者是当前锁存的写存储器指针的9个有效比特。当二进制计数11000达到时，来自译码器的信号出现，禁止再产生时钟CLKE、CLKO和CLKOE。这种状态持续到计数器666再次被信号IWA的下次出现清除到二进制00000，因此下一次匹配再次启动计数器666。响应时钟CKLE和CKLO轮流装载的闩锁631和632的内容被交替选中，并再ODD/EVEN信号的控制下，通过16比特复用器714传递到IRAM总线。在每次匹配中，写消除信号WN(图16)无效，SRAM 773和774将所选的八位位组对存储在WADDR定义的地址位置中。所有针对图17和17a中的装置所描述的各种门和锁定过程都将处理延迟了几个时钟周期。通过提前提供来自存储器控制器580的写信道连接存储器地址WCCM，考虑到这种延迟。
参考图16和18，输出部分包括，图18b中的闩锁634和635，连接它们以便将来自ERAMA和ERAMB总线的引脚(150)的字按时钟分别输入到八比特复用器717和718的第一和第二输入。来自SRAM 771的I/OB输出的单个比特，标为CMA的，用于通过复用器717从总线ERAMA中选择锁定的八位位组对中的一个八位位组。类似地，来自SRAM 772的I/OA输出的单个比特，标为CMB的，用于通过复接器718从总线ERAMB中选择所定的八位位组对中的一个八位位组。所选的八位位组传递到本地数据总线836。将来自地址总线B 542的读地址部分(未表示)的15比特的读信道连接存储器地址RCCM，通过由输入信道连接存储器时钟ECCNMCLK操作的闩锁636，按时钟送到本地RCCM总线838上。ECCNMCLK由存储器控制器580提供，具有大约26ns的脉冲选通宽度。一个3比特译码器663，通过将来自闩锁636的RCCM的三个最低有效比特译码，提供四个信号序列，EWA、EWB、EWC和EWD。传输信号EWA、EWB、EWC和EWD的引脚分别连接到相应的接口信道电路A、B、C和D，736-739。低和高端口计数器总线，830和831，从图17中引出并如所示地连接。
接口信道电路A，736，在图18a中详细说明。读连接存储器地址RCCM在本地RCCM总线838上通过闩锁639接收。读连接存储器地址RCCM与接口信道电路A 736有关的那些同步于来自译码器663的EWA信号的每次出现而被闩锁639选出。闩锁639中所选择的读连接存储器地址RCCM由3比特端口地址和9比特读偏移地址组成。一个2比特的复用器726和一个16比特的复用器719响应3比特端口地址的最高有效比特而操作。因此2比特复用器726将低端口总线830或高端口总线831的2比特内容传递给比较器电路697的B输入端。同时，8比特复用器717和718将来自闩锁634和635的低或高八位位组通过本地总线836传递，以便分别在时钟信号ECKLE和ECKLO的控制下按时钟进入闩锁637或638。闩锁637和638之一的内容由16比特复用器719响应ODD/EVEN信号来选择，ODD/EVEN信号来自计数器667的最低有效输出比特。
比较器电路696在其A输入端接收3比特端口地址的2个较低有效比特。计数器667与选通脉冲EWA的每次出现同步，并响应混合时钟信号ECLKOE中的脉冲操作，产生地址0-24(二进制00000-11000)。来自计数器667的输出地址二进制11000由译码器665译码，提供禁止比较器697的信号。只要来自译码器665的信号一直不出现，比较器697就操作，提供从地址总线B 542所选的端口地址和总线830和831的端口地址之间每次匹配的指示。包括与门685-690和D触发器674和675——如图所示连接——的逻辑电路提供交替的低(ECLKE)和高(ECLKO)时钟。来自计数器667的ODD/EVEN信号，以205.6ns间隔变化。在引脚661a上每次出现EWA信号时，逻辑电路响应ODD/EVEN信号和时钟CLK26而操作，产生偶(ECLKE)和奇(ECLKO)输出时钟，每个持续周期大约26ns并以205.6ns的间隔重复。来自与门690和689输出的引脚，将偶和奇时钟ECLKE和ECLKO提供给闩锁631和632的时钟信号输入和或门691的输入。或门691产生混合信号ECLKOE，计数器667响应该信号产生顺序地址。14比特读连接存储器地址序列RADDR由0-24个序列结合偏移读地址组成，后者是当前锁存的读连接存储器指针的9个有效比特。A-D信道电路736-739中的每一个提供从SRAM 771和772读取时隙交换地址的地址。地址流通过14比特复用器725响应来自图17的译码器661的输出661a-661d的信道选择信号来提供。复用器725的输出连续地按时钟通过由25.7ns时钟CKL26操作的闩锁642，为SRAM 771和772的B和A端口提供地址RADDR。正如前面所讨论的，SRAM 771和772连续地读出以前存储的时隙交换地址列表，并因此使SRAM 773和774连续地读出存储在其中的八位位组对。由于两个列表一般是不同的，四个不同的同步信号源的八位位组在每25.7ns的时间间隔内被闩锁634和635捕获。在每个25.7ns时间间隔内，来自闩锁634和635中每一个的八位位组由复用器717和718选择并分配到A-D信道电路736-739上，准备组成输出信元有效负荷。因此在这个例子中，每125ms的TDM帧周期中，可以提供8,448个时隙交换连接的容量，或者换句话说，提供最多4,224个全双工的电话通话。这相当于交换系统容量的几乎一半。
组成输出数据字的设备在图18c中表示，它或者从DS0复用器780的IDAT端口直接选择数据，或者从信道电路A-D中选择数据。每个16比特的输出数据字的组装，来自复用器717-719和闩锁637和638所执行的一系列两个八位位组对的选择。32比特输出字的最后组装如下完成控制一对16比特复用器720和721将来自A、B、C和D信道电路736-739之一的八位位组对分别传递到一对16比特复用器722和723中每一个的输入。复用器720和721的四选一控制分别由来自引脚841a-d和引脚842a-d的高及低组选择信号来提供。
对输出字或数据字IDAT的最后选择提供32比特输出数据字XDAT，由复用器722和723中的每一个分别响应来自引脚841a-d和引脚842a-d的高及低组选择信号在或门692和693中的逻辑或来完成。选择信号在任何一个引脚上的出现允许相应的复用器选择性地传递来自SRAM 773和774的八位位组对。否则从SRAM 741和742的当前输出直接作为输出数据传递到发送TDM总线A 548。选择信号来自四个信道电路A-D，736-739中的一个。
高及低组选择信号在图18a所示的逻辑电路中产生，该图中表示了信道单元A 736的电路。信道单元A、B、C和D中的每一个包括与门687和688以及D触发器676和677，如图所示连接。在CLK26的每个时钟脉冲下，从比较器697出现的匹配信号允许RCCM中端口地址部分的MSB的状态锁存到触发器687中，其互补状态锁存到触发器677中。以信道单元A 736为例，引脚841a和842a分别将触发器676和677的输出连接到复用器720和721，其它的B-D信道电路通过引脚841b、841c、841d和842b、842c、842d连接，如图18c中所示。触发器676和677的Q输出端的有效选择信号是低电平。在任何时刻只有一个输出有效。由于任何时刻四个信道使能引脚661a-661d中只有一个出现，那么在所述的任何时刻四个A-D信道电路中只有一个有效地产生连接存储器地址序列。
正如前面所示，同步DS0互换存储器520和异步缓存存储器560都受存储器控制器580控制而操作。存储器控制器580的结构参考图19在功能单元方面表示并描述，并参考图20、21、22、23和24做更详细的描述。
图19中所示的结构包括输入字头处理器901，连接它以便从接收字头总线544接收输入信元字头。输入字头处理器901区分异步有效负荷信元和同步有效负荷信元的字头，通过字头总线930将其路由选择到异步输入处理器903或DS0输入处理器904以及DS0/VP转换存储器905。异步输入处理器903负责产生将异步有效负荷写入FIFO的地址信息。输入/输出处理器双向总线927提供异步输入处理器903和输出定时处理器921之间的通信链路。输出定时处理器921通过DS0传输总线931链接，从DS0缓存和传输处理器906接收信息。输出定时处理器921通过输出定时存储器总线947在输出定时存储器922中存储并检索输出定时信息。通过异步字头存储器总线928连接异步字头存储器911，与异步输入处理器903和输出定时处理器921交换数据。DS0输入处理器904和DS0缓存和传输处理器906都被链接，以便通过DS0/虚通道转换存储器(VPTM)总线929与DS0/VP转换存储器905通信；它们被链接，以便通过指针总线926与异步指针表912和缓存器指针表913通信；而且它们通过缓存器状态总线925与缓存器状态存储器914链接。异步指针表912和异步字头存储器911都通过输入/输出处理器双向总线927连接以便从异步输入处理器903接收地址信息。DS0缓存和传输处理器906为连接存储器写产生器907提供DS0连接存储器写寻址信息。连接存储器写产生器907产生15比特的DS0写信道连接存储器指针WCCM，送到地址总线B542中的写地址部分，用于图16中SRAM 771和772的操作。DS0缓存和传输处理器906也在缓存器DS0读地址总线938上提供弹性存储读地址信息。DS0输入处理器904在同步写地址总线937上提供缓存器写寻址信息。输出定时处理器921在发送字头总线545上提供输出字头(EHDR)，并在异步读地址总线936上提供地址信息。连接存储器读产生器923响应输出定时处理器921，在地址总线B 542的读地址部分上提供15比特的读信道连接存储器地址RCCM，用于图16中SRAM 741和742的存储。连接信元地址产生器924以便从总线935、936、937和938的每一个中接收寻址信息，并从此在地址总线A 543上提供信元有效负荷写存储器指针和信元有效负荷读存储器指针(CRWADDR)。与微控制器单元550以及端口8处的端口电路518的双向信息交换由微控制器总线访问电路917提供。用于存储器控制器580操作的定时信号由定时电路918响应25.7ns的时钟信号CKL26和SONET帧脉冲信号FP产生。图19中单元与控制总线访问电路917和定时电路918的连接通过微控制器访问总线917a和定时总线918a提供；但是由于这些连接对于电子交换或电子计算机技术领域的一般技术人员都是很显然的，因此这些连接只在它们对理解交换系统的控制有益的那些例子中再做揭示。
在对图19-23的描述中，有时为了方便起见，在描述其中的单元连接到不同的总线和引脚时，使用了这样的词汇，例如“通信”、“驱动”、以及“接收”。在这种描述中，“通信”或“通信中”这样的词汇意味着连接是双向的，即通信中的单元都是流经所提到的总线或引脚的信号的发端或写端，以及接收端或读端。“驱动”这个词汇的意思是该连接是输出性的，即该单元是流经所提到的总线或引脚的信号的发端或写端。“接收”这个词汇的意思是该连接是输入性的，即该单元是流经所提到的总线或引脚的信号的接收端或读端。
图20中更详细地表示了输入字头处理器901。输入字头控制器940响应帧脉冲信号FP和时钟CLK26，在本地控制总线940c上产生定时信号和控制信号，启动扫描八个端口511-518，寻找等待传输的信元。接收字头总线544上的输入ATM信元字头由字头接收和存储器941来检查。字头接收和存储器941、虚连接和虚通道转换(VP&VPT)存储器943、操作管理和维护(OA&M)检测电路944。以及无效字头检测电路945共同连接到本地控制总线940c。单元943和945共同连接到微控制器访问总线917a。单元941-945也共同连接到字头总线930。OA&M检测电路944分别在引脚949和950上提供输入和输出OA&M保留信元标志。无效字头检测电路945分别引脚951和952上提供错字头中断和错字头标志。
图19中的异步输入处理器903负责处理异步信元，它们被指定为输入保留、输出保留和无效异步中的一个。图21中示例的异步输入处理器903，包括连接以便从中接收信号的异步输入控制器955；输入OA&M保留信元标志引脚949、输出OA&M保留信元标志引脚950、错字头中断引脚951、时钟引脚CLK26以及帧脉冲引脚954。异步输入控制器955也被连接，以便与输入/输出处理器双向总线927通信、与本地控制器总线955c通信、与微处理器访问总线917a通信、以及从字头总线930接收。连接异步写指针管理器956，以便从字头总线930接收，并被连接以便与微处理器访问总线917a和本地控制总线955c通信。连接字头修改电路957，以便与微处理器访问总线917a通信，并从字头总线930和本地控制总线955接收。连接该异步写指针管理器956，以便通过指针总线926与图19中所示的异步指针表912通信，并通过溢出引脚960向异步输入控制器955发送溢出信号。异步写指针管理器956是异步写地址总线935上的异步有效负荷写地址的源，以及溢出中断引脚962上溢出中断信号的源。异步写指针管理器956和字头修改电路957都被连接，以便通过读/写指针访问总线927寻址图19中所示的异步指针表912和异步指头存储器911。异步写指针管理器956通过指针总线926与异步指针表912交换数据。字头修改电路957通过异步字头存储器总线928与异步字头存储器911交换数据。
图19中的DS0输入处理器904，产生用于捕获输入同步有效负荷数据的写寻址信息，并在图22中详细表示。通过输入OA&M保留信元标志引脚949、输出OA&M保留信元标志引脚950、错字头标志引脚951、时钟引脚CLK26、帧脉冲引脚954、以及溢出引脚997连接DS0输入控制器971以便接收信号。连接DS0输入控制器971，以便从字头总线930接收信号、与微处理器访问总线917a通信、以及通过本地控制总线971c提供定时和控制信号。连接缓存器状态管理器电路976，以便从指针总线926和DS0/VPTM总线929接收信号、并与缓存器状态总线925通信。连接缓存器写指针管理器电路972从字头总线930接收信号、从本地控制总线971c接收控制信号并从DS0/VPTM总线929接收信号。该缓存器写指针管理器电路972被连接以便与缓存器状态总线925通信，并且它也是溢出中断引脚979、溢出引脚977以及读/写指针访问总线926中每一个的驱动器。该缓存器写指针管理器电路972是同步写地址总线937上同步有效负荷写寻址信息的源。
图19中的DS0缓存器和传输处理器906，产生从异步缓存存储器560中提取信元有效负荷的读寻址信息，并在图23中做更详细的表示。连接缓存和传输控制器981以便驱动DS0/VPTM总线929、通过本地控制总线981c传输控制和定时信号。缓存和传输控制器981从字头总线930、微处理器访问总线917a、帧脉冲引脚954、欠载引脚985、以及时钟引脚CLK26接收信号。连接信元丢失检测电路982，以便与缓存器状态总线925和读/写指针访问总线926通信。连接缓存器状态管理器电路983以便驱动读/写指针访问总线926、与缓存器状态总线925通信、并接收来自DS0/VPTM总线929和本地控制总线981c的信号。缓存器读指针管理器电路984是呈现在缓存器DS0读地址总线938上的读寻址信息的源，以及引脚986上欠载中断信号的源。连接缓存器读指针管理器电路984以便驱动欠载引脚985、通过缓存器状态总线925通信以及从DS0/VPTM总线929和本地控制总线981c接收信号。
图19中的输出定时处理器921在图24中做更详细的表示。连接输出控制器991以便从帧脉冲引脚954和时钟引脚CLK26接收信号。连接该输出控制器991以便通过本地控制总线991c通信、并驱动读/写指针访问总线994。图19中的输出定时存储器922，与输出控制器991通信以便通过定时存储器总线947，提供对存储器922中的输出定时表的访问。连接输出字头组装器电路992以便通过异步字头存储器总线928通信，并且连接它从本地控制总线991c和输出连接总线994接收信号。输出字头组装器电路992是发送字头总线545上输出字头(EHDR)的源点。连接读指针管理器电路993以便通过异步字头存储器总线928通信，并且连接它从本地控制总线991c和输出连接总线994接收信号。该读指针管理器电路993驱动读/写指针访问总线926。该读指针管理器电路993是流经缓存器异步读地址总线936和信元地址产生器924的异步存储器指针的源，以便在地址总线A543上发送。该读指针管理器电路993也是它通过总线939和连接读存储器产生器为地址总线B542和总线996上涉及的目标端口和转接器电路号提供的DS0连接存储器指针的源。
与同步DS0互换存储器520和异步缓存存储器560结合，存储器控制器580的操作可以看作是一种正交控制处理，只需要具有信元何时出现在输入端口的指示并具有已清除的输出端口，以便发出存储器指针，引导信元有效负荷流。存储器控制器580存储来自未表示出来的呼叫控制器的DS0时隙交换信息，并将该信息与输入信元字头相关联，在所需时刻产生写和读指针。
存储器控制器580也区分信令和监控信元，以及诸如，所提到的OA&M信元。OA&M信元具有异步有效负荷，用于在整个交换设施网络上携带信令、监控、管理和特殊消息。目标为存储器控制580的OA&M信元从一个端口被路由选择通过异步缓存存储器560到达端口518处的ALL5单元。它通过AAL5单元518提供给微控制器总线581，使存储器控制器580可以通过存储控制器总线访问电路917得到。而且微控制器550或者存储器控制器580可以产生OA&M信元，用于发送到包括呼叫控制器在内的远端实体。
存储器控制器580拦截输入信元的字头，确定它的地址指针是什么，以使信元的有效负荷被异步缓存存储器560处理，并且，如果必要的话，由同步互换存储器520的DS0交换功能处理。
如图8中的定时图所示，已规则的周期性序列扫描SUNI端口511-518，以便接收一个等待通过交换系统传输的信元。当输入字头处理器901接收到一个信元字头时，该信元字头的第一个八位位组伴随一个由接入单元501或502所呈现的SOIHDR标志，表示从此刻开始发送字头。输入字头处理器901通过将SOIHDR标志的出现与分配给该端口的时隙相关联，确定输入端口号。在输入字头中，VP和VC域以及端口号都由输入字头处理器901使用，通过DS0/VP转换存储器中的接入信息确定对信元的处理。因此，字头修改电路957可以修改字头域中的任何信息并将该字头发送到异步字头存储器911，存储在911中以备输出定时处理器921使用。
在ATM信元字头中，那些表示具有几种类型的异步有效负荷的字头可能影响该信元的处理。通过使用各种的字头域和虚连接及虚通道转换VC&VPT存储器943中的VP查找表项来检查字头，以确定信元类型。VP查找表包括定义给定虚通道标识符(VPI)地址范围的信息，该信息用于每个端口的输入信元。将信元字头的VPI地址与端口的VPI地址范围相比较，将信元类型分配为以下几种之一未分配的、错字头、出链路保留(ORC)、入链路保留(IRC)、DS0、以及异步的。
未分配的信元由GFC域有效来标识。该有效负荷被丢弃，该信元不需要做进一步的处理。
错字头信元在无效字头检测电路945中通过确定其不是未分配的且不在给定VPI地址范围内来识别，当出现错字头时，无效字头检测电路945在引脚952上出现错字头标志，并且只要相应的屏蔽比特是无效的，就在引脚951上产生一个中断信号。如果前一个错字头中断没有挂起，信元字头和端口号就被寄存，可以随后查找，以便确定该中断的原因。除了这种寄存以外，字头及其有关的有效负荷数据都被抛弃。VPI和PT域提供给OA&M检测电路944，检测输入保留信元的每次出现以及输出保留信元的每次出现。
ORC是OA&M信元，其目标是另一个交换系统。OA&M信元从AAL5单元518的微控制器总线组装。ORC通过确定其不是未分配的也不是错字头、其字头具有给定VPI地址范围内的VPI，来识别。ORC具有异步有效负荷。
IRC是从另一个交换系统到达的OA&M信元，而且其目标是AAL5单元518。IRC通过确定其不是未分配的、错字头、或ORC、而且具有VC&VPT存储器943中规定范围内的VCI地址或PT域。IRC具有异步有效负荷。
异步信元和DS0信元通过确定其不是未分配的、错字头、ORC、或IRC来识别。DS0信元通过确定其具有VC&VPT存储器943的转换表中规定的非异步信元标志来识别。
输入字头控制器901开始按图8中所示的序列扫描端口，与每2.78ms子帧时间间隔开始处的第一个时隙同步。当来自输入端口的输入信元有效负荷被存储在目标输出FIFO队列中时，有关的输出字头被组装并存储在异步字头存储器911中，准备向输出端口发送。有关的输出字头的存储位置直接参考于输出有效负荷。异步字头存储器911的寻址由目标端口号和队列中的位置来索引，信元有效负荷按照这个队列存储在目标端口的输出缓存器中。存储在异步字头存储器911中的信息包括输出VPI，它是从输入信元字头的VP域中、参考DS0/VP转换存储器905而得到的。组装的输出字头包括输出VPI和PT、CLP、VCI域，一般对应于输入字头中的那些域。
在从接入单元501的发送进行到第一个有效负荷八位位组之前，额外的字头八位位组(HEC)的插入以及由闩锁611和612插入到有效负荷传播中的时钟周期时延，为存储器控制器580提供了处理该字头的一些时间。一旦被输入字头处理器901识别为具有异步有效负荷的输入信元字头，通过字头总线930被路由选择到异步输入处理器930并随后在输出定时处理器921的输出字头组装器922中排队，准备传递到指定的目标端口。异步输入处理器903中的异步写指针管理器956在异步写地址总线935上产生写地址指针，将输入信元的异步有效负荷的每一项导入一个输出缓存器，即与目标端口关联的FIFO队列。信元地址产生器924使用地址指针在地址总线A 543上同步地产生一串地址，使得当有效负荷的第一个八位位组传输经过转换器750(图12)的同时，第一个地址将穿过地址流水线760。如果与目标端口有关的FIFO队列在输入信元有效负荷的存储过程中被填满，标志CA反转，表示溢出状态。这个状态由异步写指针管理器956检测，在引脚962上产生溢出中断。只要输出缓存器溢出状态不是已经存在——因为可能前面已经出现了溢出状态，输入端口号、目标端口号、VPI、IRC标志、以及ORC标志就都被寄存，以便溢出诊断过程中可能会用到。当检测到溢出状态时，信元的有效负荷被简单地抛弃并开始下一个输入信元的接收。
一般在一段时间以后，根据FIFO队列的充满程度而定，读指针管理器993的缓存器异步读地址总线936上的读地址指针将前进到有效负荷被写入FIFO队列的地址序列处。在这个事件前六个端口时隙，输出字头组装器电路将开始把信元的字头读到发送字头总线545上，以便TDM传输到目标端口电路。以队列地址指针对读信元有效开始，信元地址产生器543就开始产生地址序列，规定信元有效负荷被从何处读出的存储位置，该有效负荷以八位位组成对的形式、在通过转接器750输出部分的TDM中、输送到总线547上。在八位位组串过复用器722或723之后，它们作为输出数据出现在发送TDM总线A上，藉此完成将异步信元传输到它的目标端口所需的交换功能。
具有同步信源的有效负荷的输入信元字头作为DS0类型字头被输入字头处理器901接收并识别，大致相同于所描述的方式，除了DS0类型字头通过字头总线930被路由选择到DS0输入处理器904。DS0类型字头也在输出定时处理器921的输出字头组装器992中排队以便随后、至少在一个帧周期之后、传输到指定的目标端口。DS0输入处理器904中的缓存器写指针管理器972产生同步写地址总线937上的写地址指针，将输入信元的同步有效负荷项导入DS0输出缓存器，即与目标端口相关联的FIFO队列。信元地址产生器924使用该地址指针同步地产生地址总线A543上的一系列地址，使得当有效负荷的第一个八位位组传播经过转接器750的同时，第一个地址穿过地址流水线760。
DS0输出缓存器的读出管理由DS0缓存及传输处理器906执行，提供异步缓存存储器560中的弹性存储功能，某种程度上类似于典型STM电信设施中用于接收TDM比特流的弹性存储功能。弹性存储功能为TDM中继线所用的每个VP提供DS0帧排队功能。弹性存储功能调节信元在通过ATM网络传输时所经历的不同的VP延迟。随着每个125ms帧周期的出现，DS0缓存及传输处理器906使异步缓存存储器520，通过输出总线547传递信元同步有效负荷的组合帧。每个组合帧限制于当前分配给TDM中继线使用的DS0信道，并由包括所有可能的DS0数据的有效负荷组成，这些数据是在下一个125ms帧周期中发送的。但是，只有实际使用的那些DS0信道才在同步DS0互换存储器520中被时分交换。任何空闲的DS0信道都不访问而且最终要被重写。
输出定时处理器921负责将输出信元有效负荷和相应字头的传输导向端口单元511-518。输出定时处理器921影响从异步缓存存储器560中读出异步信元有效负荷、并影响从同步DS0互换存储器520中存储的八位位组帧中组装DS0信元有效负荷。DS0信元有效负荷由DS0连接存储器、SRAM 771和772中存储的寻址信道连接映射来组装。一个信道连接映射由一个在SRAM 773和774中读存储位置的地址列表组成，存储位置中包括用于组装XDAT DS0信元有效负荷帧的八位位组。每个信元的有效负荷顺序插入预定的为给定端口保留的时隙中。
为了位于远端的呼叫控制器对电话呼叫管理的方便起见，使用两条连接映射存储信道连接映射。在任何时刻，一条连接映射被指定为非激活，而另一条连接映射被指定为激活。激活的连接映射记录DS0时分连接的当前状态。非激活的连接映射持续一段时间，进入对DS0时分连接的未来状态记录。非激活连接映射提供给远端呼叫控制器，用于建立新的DS0连接并拆除旧的DS0连接。连接映射的交替由呼叫控制器控制。首先最新的非激活连接映射用新的激活连接映射更新，然后来自呼叫控制器的变更输入，当它们被接收到时，进入非激活映射。这个过程继续而且一度可能扩展到一秒或更多，随后连接映射的指定与帧边界同步地交换。该过程有时重复，以便DS0交换被更新，影响所需的当前电话连接。
DS0输入处理器904参照DS0/VP转换存储器905中的数据，确定从输入字头处理器传来的DS0类型的字头是否被接受，如果是，控制信元的DS0有效负荷进入队列。
如果输入DS0信元被接受，DS0信元的源端口必须为DS0业务而启动，而且DS0信元的VC必须在DS0/VP转换存储器905中被存为激活态。如果两条要求都没满足，输入DS0信元就被整个抛弃。在接受的DS0信元中，VCI字头域用于访问DS0/VP转换存储器905中的DS0/VP/VC转换表，以便得到VC缓存器地址。VC缓存器地址提供对缓存状态存储器914中的缓存器状态表的访问，以便识别一个指定给该VC的FIFO队列缓存器。FIFO队列缓存器标识符用于访问存储在缓存器指针表913中读写连接存储器指针的一个完整帧组。缓存器状态存储器914存储每个FIFO队列缓存器瞬时使用的运行记录。在这个例子中，奇数帧和偶数帧有分别的DS0 FIFO队列缓存器。与每个FIFO队列缓存器相联系，这个记录包括弹性存储门限标志，PT域最低有效比特和状态比特映射。状态比特映射标识包括有效负荷和每个有效负荷之VC的存储块。PT域的最低有效比特标识FIFO队列缓存器被指定为存储奇或偶帧的DS0有效负荷。弹性存储门限标志表示FIFO中有足够的信元有效负荷提供至少一个整帧，即125微秒帧读出。
DS0成帧管理器使用信元字头PT域的最低有效比特的逻辑电平来表示接收的DS0信元属于奇还是偶帧。PT域最低有效比特中的变化表示要求交换当前连接映射的分配。由于使用了DS0字头中的一个比特，被称为带内信令。这个标志应该与属于同一2.78ms子帧的所有信元的缓存器写指针的最低有效比特一致。在标志不同的情况下，输入信元被指定为下一子帧的第一个信元。
在异步缓存存储器560中的DS0 FIFO队列缓存器不能尽快地为等待排队的输入信元腾空的情况下，DS0 FIFO队列缓存器会被填满并且不能存储其他的输入有效负荷。当写指针的新值追上读指针值时，出现FIFO队列缓存器的溢出或滑动状态。滑动状态的出现被寄存在缓存器状态存储器914中。只要当前没有寄存前面出现的滑动状态，就出现一个中断并存储FIFO队列缓存器地址，通过微处理器访问总线访问单元917提供。滑动状态通过将存储器写指针减到前一帧中收到的相应信元处而解决，藉此通过用相应的输入信元有效负荷覆盖前一信元有效负荷来开始信元有效负荷的排队。这会导致最后收到的DS0有效负荷帧丢失，并导致来自每个激活电话连接的一个八位位组被丢失。
用于DS0 TDM应用的每个VP被分配给异步缓存存储器560中产生的一对FIFO队列缓存器所提供的弹性存储帧缓存功能。弹性存储帧缓存功能有时被称为防抖动变换功能。弹性存储帧缓存功能能够存储多个帧，包括可变数目的信元有效负荷，它们由与给定VP相关联的VC地址所标识。因此，一个帧代表给定VP的VC所传输的DS0信道的组合数，并代表为同步TDM业务所规定的125ms帧间隔内可用的时隙数。在每个帧周期内，DS0缓存及传输处理器906为每个激活的弹性存储服务，控制标识为处于给定弹性存储的当前读帧缓存器中的信元有效负荷的传输。信元到同步DS0互换存储器的传输由扫描所有指定给DS0业务的VC来实现，这些VC存储在虚连接和虚通道存储器943中的DS0/VC转换表中。DS0/VC转换表由DS0缓存及传输处理器921直接扫描。由于DS0和异步类型的信元有效负荷都存储在异步缓存存储器560中，防抖动转换功能仅限于从异步缓存存储器560中读出DS0信元有效负荷，此时输出定时处理器921不控制异步信元有效负荷的读出。两种读出功能是互相排斥的，输出定时处理器921作为公共点，各个信元有效负荷的读出通过它定时。
由于TDM中继线容量根据提供给该中继线(VP)的VC数目不同而变化，VC到一条中继线的分配由指定给DS0业务可用的VC FIFO队列缓冲池进行。缓冲池可以通过将恰当的VC缓存器地址和输出字头域输入由输入字头的VCI所标识的位置处的虚连接和虚通道转换存储器的DS0/VCI转换表中，来自由地分配给弹性存储功能。当扫描DS0/VCI转换表时，每个缓存器地址用于访问缓存器状态存储器，识别所分配的FIFO及其门限状态。当FIFO队列缓存器的读写指针之间积累了一个平均地址长度时，FIFO门限状态就有效。
在每个FIFO队列新的一帧的第一个信元传输之前，DS0缓存及传输功能就将帧读指针递增，以便访问队列内新的一帧。包括该VP的所有VC使用同一读指针识别当前要读的帧。
在缓存器状态存储器914中，VC缓存器状态映射表示已经满了的FIFO队列缓存器中的帧。缓存器状态管理器983比较，出现在读/写指针访问总线926上的读及写FIFO队列指针值，检测其中存储的DS0有效负荷少于一个完整帧的任何FIFO队列缓存器。这被认为是错误状态。如果检测到欠载并且只要相应的错误标志屏蔽没有有效，就在欠载引脚985上设置欠载标志并在欠载中断引脚986上产生欠载中断。只要没有为前面的欠载状态而出现的中断尚在保留，就存储出故障的DS/VP连接标识符，用于微处理器访问。检测到欠载状态会禁止传输任何FIFO队列缓存器内容。
在每个125微秒帧周期中，输出定时处理器921控制360个信元的发送，即8个端口中的每一个45个信元。由于STS-3c帧周期不是每帧中信元的整数倍，需要由53个帧组成的超帧才能出现一个整数。输出定时处理器921对超帧的45个帧周期中每端口每帧所分配的44个信元、以及超帧的8个帧周期中每端口45个信元进行定时。要送出的信元由子帧号和输出端口号规定。这两个索引指定了输出定时存储器922中的输出定时表922a中的360项之一。由于进出同步DS0互换存储器的数据通道每个都用4个时隙交换信道A、B、C、D来实现，输出定时表922a被构造为防止任何8个连续表项中超过4个指定给DS0操作。因此，每帧中DS0输出信元的最大数为176。为了送出DS0信元，输出定时表922a中的输出端口号和激活状态都必须有效。否则会送出异步信元。
DS0连接存储器指针由信元地址产生器在地址总线A543上产生，并响应来自缓存器读指针管理器984的连接存储器指针转发到SRAM771和772。每个连接存储器指针共产生48个地址，来自SRAM 771和772的24个地址分别提供给SRAM 773和774。正如前面所讨论的，这会在每25.7ns产生四选二八位位组选择，为四个相应的输出端口得到最大四个所选择的DS0八位位组，作为时隙出现在发送TDM总线548上。
如果输出定时表922a中的DS0分配尚未有效，可以送出异步信元。在这种情况下，基于输出端口号访问异步指针表912。如果异步队列空，就送出未分配的异步信元。否则，信元的有效负荷从外部异步缓存存储器560提取，读指针递增。
参考图7的讨论中引入的交换系统的使用在图25中示例。该交换系统在图25中用参考号500标识，它被表示为与提供小电信交换机的单元结合。这样一种交换机被认为是适合为城镇提供公共电话业务的小中心局(CO)，或者适合作为为商业企业或公共设施提供多媒体通信的中等规模的用户交换机(PBX)。电信交换机包括通过ATM通信链路519连接到DS0呼叫控制器91的交换系统500、ATM数据大容量存储及语音邮件设施93以及外围及终端电信设备100。
在图26中，图25的交换设施用简单形式描述，以前未使用的通信链路519连接到第二交换设施，包括交换系统500和外围及终端通信设备100。在第二交换系统中明显缺少的是任何呼叫控制器实体这样的东西。在这个例子中，第一交换设施中的呼叫控制器91在为所示的交换系统500提供呼叫控制功能上是起同等作用的。
在图27中描述了三个交换设备500、100，其中没有一个直接与呼叫控制器连接。在这个例子中，每个交换设施都通过一对通信链路519连接到ATM交换节点80。ATM交换节点80用于将三个交换设施中的每一个与ATM公共接入电信网70、多媒体报文设施83、以及中央呼叫控制81连接。在这个例子中，中央呼叫控制器81在控制三个交换设施500、100中每一个的DS0交换特性时是公用的。
在图25、26和27的每个例子中，建立和拆除DS0连接的呼叫控制功能通过ATM信元传输标准进行。除了已经提到的好处外，希望图27的中央或公共呼叫控制器可以用改善的可靠性和容量、以比每个交换系统一个呼叫控制器，从而增加多个呼叫控制器91会带来的成本低的代价来提供。公共呼叫控制器不限制于任何特定的交换机，而且可以被指定为为网络交换系统500、100中任意部分而操作。
再参考图25，外围和终端电信设备100包括外围组单元104-107，每个提供不同通信信号格式与ATM信号格式之间的接口。例如，外围组单元107提供以24路或32路格式操作的TDM环路119的终端。希望模拟线路接口电路121能够支持电话用户可用的全频带模拟业务；但是不须采取定制的集中器。多达32条电话线中的每一条以称为DS30的标准32路信号格式被时分复用地连接。希望数字线路接口电路131能够支持电话用户和PBX用户可用的全频带数字电话业务。这些数字电话业务包括ISDN业务以及诸如此类，无论它们是以推荐的ISDN标准提供，还是通过各种特殊的数字线路操作格式，包括如下美国专利号中示例的那些4,450,556，Alberto Boleda等人，
4,873,682，George F.Irwin等人，以及4,893,310，David J.Robertson等人。
16条数字电话线中的每一条提供2个B信道和1个或2个D信道，以DS30标准时分复用地连接。希望与一个或多个其它的模拟或TDM中央局的中继线连接通过CO中继线接口电路提供。
外围组单元107包括外围组控制器109、TDM环路到ATM信元数据插入电路和ATM信元到TDM环路数据插入电路108，藉此与每条线路和中继线关联的DS0信道都在如图1所示的多个DS30信号格式和图1a和2所示的ATM信元格式之间双向地连接。不管线路是否被占用，来自该线路以及目标为该线路的八位位组都以TDM帧速率出现并在给定的SONET帧中具有保留的时隙位置。表示每个信元和线路或中继线之间这种预定的固定关系的ATM信元字头由TDM环路提供给ATM信元数据插入电路。在相反方向上，相应的八位位组位置中的数据因此而分配。外围组单元107中的外围组控制器109截获来自DS30环路119的任何电话信令以及监控比特，并将信令信息插入异步信元，其目标是呼叫控制器91。在相反方向上，在来自呼叫控制器91的异步信元中收到的电话信令和监控信息，被转换为信令和监控比特并插入目标TDM环路119中适当的信道。外围组控制器109除了电话信令和监控比特以外，也识别D信道数据传输。当这类数据从单个源、终端或中继线被接收时，控制器109将来自这类数据的信元组装成带有目标字头的各个异步有效负荷信元。从任何单个源发送的异步数据被类似地组装成异步有效负荷信元。异步有效负荷信元通过与DS0有效负荷信元的链路519相同的链路发送。与DS0八位位组相反，异步有效负荷八位位组由外围组控制器109在与单个源和目标无关的信元中发送和接收。外围组单元107最好也提供典型的电话功能，例如话音报文、电话会议、可闻进程音、以及DTMF和MF信号音。其他的外围组单元104-106可以类似于外围组单元107，或者可限制于收集及分配异步有效负荷信元，在几个局域网或主机之间交换。另一方面，一个或多个外围组单元104-106可以专用于几个宽带同步视频应用，与信息存储及转发或检索设施合作也可提供增值的业务特性，这些设施某种程度上类似于图27中的设施93或设施83。
在这个描述中，揭示了结合所附的权利要求中所要求的发明的示范实施例。阅读该揭示将会对STM和ATM电信领域的技术人员提示出各种其它的实施例。这些其它的实施例也处于权利要求中所定义的发明精神的范围之内。
权利要求
1.用于在接收和发送端口之间传送具有同步有效负荷数据单元或异步有效负荷数据单元的电信装置，该电信装置包括缓存器装置，用于异步排列从接收端口接收的有效负荷数据单元并随后在数据流中向发送端口发送排队的有效负荷数据单元，该电信装置的特征在于所述数据流是时分复用(TDM)格式的第一数据流。
2.权利要求1中所定义的、在接收端口和发送端口之间传输、具有有效负荷数据的同步单元或有效负荷数据的异步单元的分组的电信设备，该电信设备包括一个缓存装置，将从接收端口接收的有效负荷数据单元异步地排队并随后将排队的有效负荷数据单元发送到去往发送端口的一个流(413)中，该电信设备的特征在于所述数据流是时分复用(TDM)格式的第一数据流，而且其特征还在于组合了一些单元，包括一个时隙互换器，将来自第一数据流的按时间限定的有效负荷数据同步单元序列重排序，成为以所述TDM格式的第二数据流中按时间限定的有效负荷数据同步单元第二序列；组装输出数据流并且将输出数据流发送到发送端口的装置，通过将来自第二数据流中所述TDM格式的每个同步单元的有效负荷代替到对应于第一数据流TDM位置的输出数据流TDM位置中，从而将第一数据流传递到输出数据流来组装输出数据流。
3.权利要求2中所定义的电信设备，其特征在于，所述分组依据53个八位位组的ATM信元格式，其特征在于，每个ATM信元包括一个信元字头和信元有效负荷数据的同步单元或信元有效负荷数据的异步单元，该电信设备其特征还在于一个控制器装置，响应信元字头中包含的信息，同时地发出输出缓存器地址指针和输出时隙互换器地址指针，以便使缓存器装置在第一数据流中发送、对应于所述信元字头的、排队的同步有效负荷数据，并使时隙互换器在第二数据流中提供相应的同步重排序数据的信元有效负荷；藉此，在给时隙互换器提供来自第一数据流的信元有效负荷的同时，在恰当时间处，对该组装装置提供第二数据流中的信元有效负荷，发送到输出数据流中。
4.一种在接收端口和发送端口之间传输、具有有效负荷数据的同步单元或有效负荷数据的异步单元的分组的方法，包括将从接收端口接收的分组异步地排队以便随后发送到目标发送端口的步骤，该方法的特征在于结合了一些步骤，包括对已经排队的同步单元序列重排序为第二序列，用于在帧周期期间向目标发送端口进行TDM发送；将分组形式的异步单元和分组形式的重排序的同步单元，TDM发送到目标发送端口；藉此，当在接收端口和发送端口之间传输时，有效负荷数据的同步单元被时分交换。
5.在接收端口和发送端口之间传输、具有有效负荷数据的同步单元或有效负荷数据的异步单元的分组的电信设备，包括缓存器装置，将从接收端口接收的有效负荷数据单元异步地排队并随后将排队的有效负荷数据单元在第一数据流的时分复用(TDM)格式中发送；以及一个时隙互换器，将来自第一数据流的按时间限定的有效负荷数据同步单元序列重排序，成为以所述TDM格式的第二数据流中按时间限定的有效负荷数据同步单元第二序列；通过将来自第二数据流中所述TDM格式的每个同步单元的有效负荷情况传递到相应的第一数据流TDM位置中组装输出数据流并且将输出数据流发送到发送端口的装置。
6.权利要求5中定义的电信设备还包括向一个接收端口接收的带奇数个数据单元的每个分组中填入至少一个数据单元、产生带偶数个数据单元的被填充的分组的装置；以及当被填充的分组在一个所述的发送端口接收时，去掉每个填充数据单元、重新产生带所述奇数个数据单元的分组的装置。
7.一种在接收端口和发送端口之间传输、具有有效负荷数据的同步单元或有效负荷数据的异步单元的分组的方法，包括如下步骤将从接收端口接收的分组异步地排队以便时分复用(TDM)地发送到目标发送端口；对已经排队的同步单元序列重排序为第二序列，用于在一个帧周期内向目标发送端口的TDM发送；将分组形式的异步单元和分组形式的重排的同步单元，TDM发送到目标发送端口；藉此，有效负荷数据的同步单元被时分交换。
8.一种权利要求7中定义的方法，其特征在于，该分组按照53个八位位组的ATM信元标准，该方法还包括如下步骤在对接收的分组异步地排序步骤之前，将一个八位位组填入每个ATM信元以产生54个八位位组信元，以及当在一个所述的发送端口接收被填充的八位位组时，将其去掉，产生标准的ATM信元。
9.一种在多个输入端口和多个输出端口之间，传输具有字头及有效负荷的数据分组的电信设备，包括一个集中器，从多个输入端口接收数据分组，并将有效负荷复用成输入数据流，并将字头复用成输入字头流；一个分配器，将来自输出字头流的输出字头以及来自输出数据流的相应有效负荷一起导入该数据分组的目标所向的多个输出端口中的那些端口；一个存储控制器，响应输入字头流的字头中包含的信息，产生排队控制信息，将每个数据分组关联到多个输出端口中的一个，在输出字头流中为目标为多个输出端口中任何一个的数据分组产生输出字头，并产生定时信息；一个缓存器，接收输入数据流并响应排队控制信息，将每个有关数据分组的有效负荷排成与有效负荷的目标所向的输出端口相关联的队列，随后选择并传输每个数据分组的排队的有效负荷数据单元，成为中间数据流；时隙交换装置，从中间数据流接收有效负荷帧，并响应时隙交换信息，将来自所选有效负荷的数据单元重排序为交换数据流，并响应来自控制器的定时信息，将来自交换数据流的前一帧有效负荷重排序的数据单元与来自中间数据流的未选择的数据有效负荷复用成输出数据流。
10.一种权利要求7中定义的电信设备，被限定传输定长的数据分组，每个包括预定多个字头数据单元，跟随预定多个有效负荷数据单元，字头数据单元每个包括有关一个或多个有效负荷数据单元是否来自同步信源的源标识；而且其特征在于，存储控制器响应每个源标识产生定时信息；以及其特征在于，响应定时信息，当这些有效负荷在整个帧周期中出现时，所述时隙交换装置限制于接收至少包括一个来自同步信源的数据单元的那些有效负荷。
11.一种权利要求8中定义的电信设备还限制于传输除了任何同步数据单元以外，还带至少一个异步数据单元的有效负荷的数据分组，并且传输，除了任何异步数据单元以外，还带至少一个同步数据单元的有效负荷的数据分组。
12.一种在多个输入端口和多个输出端口之间，传输具有字头及有效负荷的数据分组的方法，包括如下步骤；从多个输入端口接收数据分组，并将有效负荷复用成输入数据流，并将字头复用成输入字头流；响应输入字头流的字头中包含的信息，产生将每个接收数据分组关联到多个输出端口中一个的排队控制器信息；响应排队控制信息，将来自输入数据流的数据分组的有效负荷选择并排成与有效负荷的目标所向的输出端口相关联的队列，随后选择并传输每个数据分组的排队的有效负荷数据单元，成为中间数据流；响应输入字头流的字头中包含的信息，产生输出字头的输出字头流；从中间数据流接收一帧有效负荷数据单元，并响应时隙交换信息，将帧中所选数据单元重排序为交换数据流；将来自中间数据流的未选择的数据有效负荷与来自交换数据流的前一帧有效负荷复用成输出数据流；以及将与来自输出数据流的各个有效负荷相关联的来自输出字头流的输出字头分配到该有效负荷目标所向的多个输出端口中的至少一个端口。
13.一种操作电信交换设备的方法，在多个ATM端口之间接收并发送具有同步有效负荷数据或异步有效负荷数据的ATM信元；该方法包括如下步骤从多个ATM端口以预定的循环顺序接收输入字头；串行传输输入ATM信元的输入有效负荷八位位组，从多个ATM端口中的一些端口接收，进入唯一地预分配给每个ATM端口的接收TDM时隙中，将来自接收TDM时隙的信元有效负荷弹性排队，并随后将弹性排队的信元有效负荷的八位位组读到唯一地预分配给每个ATM端口的中间TDM时隙中；接收序列中的有效负荷八位位组，在整个预定的周期性帧结构中，序列中所述的有效负荷八位位组出现在中间TDM时隙中，并将所述八位位组中所选的一些在同步TDM时隙中以重排的顺序提供；将来自中间TDM时隙或同步TDM时隙的八位位组复用成发送TDM时隙；响应输入字头中满足预定参数的那些，产生输出字头八位位组，与发送TDM时隙同步地放入字头TDM时隙中；将来自发送TDM时隙的有效负荷八位位组以及来自字头TDM时隙的字头八位位组串行传输到该有效负荷八位位组目标所向的输出ATM信元的各个有效负荷和字头部分；藉此，在一个所述的周期性帧结构中，在ATM信元的一个有效负荷八位位组中接收的同步有效负荷的数据抽样，在下一个周期性帧结构中一个整帧的一个所选的有效负荷八位位组中被重新发送。
14.一种在多个ATM端口之间接收和发送具有同步有效负荷数据或异步有效负荷数据的ATM信元的电信交换设备；该电信交换设备包括接收TDM总线，传输来自时分复用(TDM)帧规定时隙中的ATM信元的有效负荷八位位组；中间传输总线，传输目标为TDM帧规定时隙中的ATM信元的有效负荷八位位组；发送TDM总线，将有效负荷八位位组传输到TDM帧规定时隙中的ATM信元；接收字头总线，传输来自ATM信元的字头八位位组；发送字头总线，向ATM信元传输字头八位位组；一个具有多个FIFO队列弹性存储功能的异步缓存器，将来自接收TDM总线的信元有效负荷排队，并从弹性存储排队功能中将信元有效负荷八位位组读到中间传输总线；交换装置，接收序列中的有效负荷八位位组，序列中所述的有效负荷八位位组在整个预定的周期性帧结构中出现在中间传输总线上，并在整个下一个预定周期性帧结构中以重排的顺序将所述八位位组中所选的那些通过同步有效负荷总线提供；复用装置，将来自中间传输总线和同步有效负荷总线的八位位组传递到发送TDM总线的TDM帧规定时隙中一个接入单元包括；输入字头传输装置，从多个ATM端口向接收字头总线以预定的循环顺序传递字头八位位组；一个控制装置，响应来自接收字头总线、满足预定参数的字头，将一个字头发送到发送字头总线上；输出字头传递装置，从发送字头总线向多个ATM端口，以预定的循环顺序传递字头八位位组，输入有效负荷传递装置，将输入ATM信元的有效负荷八位位组串行地从接收ATM端口传输到唯一预分配给每个ATM端口的接收TDM总线时隙中，以及输出有效负荷传递装置，将目标为输出ATM信元的有效负荷八位位组串行地从唯一预分配给每个ATM端口的发送TDM总线时隙中发送；藉此，在一个所述周期性帧结构中的ATM信元的一个有效负荷八位位组中接收的同步有效负荷的数据抽样被作为下一个周期性帧结构中一个整帧中的任何一个有效负荷八位位组而重新发送。
15.一种电信交换设备，包括一个存储控制器多个接收和发送具有同步有效负荷数据或异步有效负荷数据的ATM信元的端口(511-519)；一个异步缓存器(560)，与多个端口中的目标端口相关联将接收的ATM信元排队，响应来自存储控制器的寻址和控制信号，将排队的信元在为目标端口的接收而指定的时间中发送；交换装置(520)，在一个帧周期(125ms)中响应从异步缓存器发送的有效负荷数据，将该有效负荷数据存储在第一数据存储位置序列中；并且在第二序列中复制所述的存储数据，其特征在于，第一序列和第二序列中的一个是规定顺序，而另一个存储位置序列在顺序上是可变的；以及复用装置(722、723)，将来自异步缓存器的信元有效负荷或从第二存储位置序列重发的信元有效负荷传递到多个端口中的目标端口；藉此，在ATM信元的一个有效负荷八位位组中发送的数据抽样，在它存储到其目标端口的那一刻起小于两帧周期的时间间隔内，被重发到一整帧八位位组的任一有效负荷八位位组中。
16.一种权利要求15中定义的电信交换设备还包括端口接入装置(500)，将ATM信元有效负荷数据八位位组在缓存器装置和端口之间以时分复用TDM信号格式传递，并将ATM信元有效负荷数据在复用装置和端口之间以时分复用TDM信号格式传递。
17.一种权利要求16中定义的电信交换设备，其特征在于端口接入装置包括低和高接入单元，每个包括多对输入八位位组闩锁(601-608)，将从一组相应的多个端口以八位位组对形式串行接收的八位位组传递到相应的多条总线上；有效负荷复用器(610-612，728)，响应相应的多个端口有效负荷选择信号的重复序列，将来自多条总线的八位位组对交织成时分复用(TDM)格式；字头复用器(606，727)，响应相应的多个端口字头选择信号的重复序列，将来自多个总线的八位位组对交织成时分复用(TDM)格式。
18.一种权利要求17中定义的电信交换设备，还包括一个序列发生器(709)，响应周期性帧信号的出现以及周期性时钟信号，重复地在相应的多个有效负荷选择引脚上，产生所述的多个端口有效负荷选择信号序列，并且重复地在相应的多个字头选择引脚上，产生所述的多个端口字头选择信号序列，使得端口字头选择信号中任一个的有效时间与其它任一个端口字头选择信号的有效时间彼此不重合，并且与相同端口的有效负荷选择信号彼此不重合；藉此，低和高组接入单元每个都以交替的奇和偶TDM时隙传递来自交替的端口对的两个有效负荷八位位组。
19.一种权利要求16中定义的电信交换设备，其特征在于异步缓存器包括第一和第二随机访问存储器(RAM)(741，742)，每个RAM具有一个写端口，在地址定义的存储位置处存储八位位组对，以及一个读端口，从所述地址定义的存储位置处复制八位位组对；输入转接器装置(图13)，将来自一个端口的、在每个帧周期每54个子帧中重复的源序列的108个时隙的八位位组，提供给写端口；以及输出转接器装置(图15)，将任一读端口处复制的八位位组，在所述奇和偶时隙的一个中，传输到中间TDM总线(547)的预定部分上。
20.一种权利要求15中定义的电信交换设备，其特征在于，存储控制器响应时钟和帧信号产生写存储器指针，并响应交换信息以及所述时钟和帧信号产生读存储器指针，该电信交换设备还包括第一连接存储器，在地址定义的存储位置处存储第一时隙交换指令，以便从所述地址的存储位置复制第一时隙交换指令；第二连接存储器，在地址定义的存储位置处存储第二时隙交换指令，以便从所述地址的存储位置复制第二时隙交换指令；第一和第二数据存储器，每个都具有相同地址定义的存储位置，存储八位位组对；输入装置，响应帧信号的出现以及写存储器指针序列，存储一帧所述有效负荷数据的八位位组，使它们相同地处于第一和第二数据存储器中所述的相同地址定义的存储位置的一半中；输出装置，响应帧信号的出现以及每个读存储器指针，使相应的一串第一时隙连接地址由第一连接存储器复制，而相应的一串第二时隙连接地址由第二存储器复制；将第一和第二时隙地址分别连接到第一和第二数据存储器，藉此重排序的第一和第二序列的第一和第二帧八位位组对由第一和第二数据存储器复制；以及一个装置，响应第一和第二时隙连接地址每个中的一部分，选择性地传递每个所述八位位组对中的一个八位位组，对所述复用装置提供所述存储数据。
21.一种ATM交换设备，包括具有多个ATM端口和至少一个外围组单元的交换系统，用于将任何电话线和中继线与一个ATM端口接口，并用于代表所述任何电话线和中继线产生和接收信令和监控信息；该ATM交换设备的特征在于交换系统包括一个时分交换机装置，在电话线和中继线之间提供话音频带连接，以便为电话终端设备和局间电信服务；并且其特征还在于一个呼叫控制器，通过一个所述ATM端口连接到交换系统，并且响应从所述一个ATM端口接收的信令和监控信息，通过所述一个ATM端口发送时隙交换信息，以便控制时分交换机装置建立和拆除任何所述线路和中继线之间的电话呼叫。
22.一种ATM交换网络包括；具有多个ATM端口的第一交换系统，具有多个ATM端口的第二交换系统，以及在第一和第二交换系统的各个ATM端口之间连接的ATM中继线；多个外围组单元，至少一个外围组单元连接到每个交换系统的一个ATM端口，以便将任何第一和第二电话线和中继线分别与第一和第二交换系统的ATM端口接口，并代表所述任何第一电话线和中继线接收信令和监控信息；该ATM交换网络的特征在于，第一和第二交换系统每个包括一个时分交换机装置，在第一电话线和中继线之间以及第二电话线和中继线之间分别提供话音频带连接，为电话终端设备和局间电信服务；以及该ATM交换网络的特征还在于，一个呼叫控制器，通过所述ATM端口中相应的一个连接到第一和第二交换系统中的一个，每个都响应通过所述一个ATM端口接收的信令和监控信息，通过所述一个ATM端口发送时隙交换信息，以便分别控制第一和第二交换装置的时分交换装置，建立和拆除电话呼叫；呼叫控制器的控制功能藉此在ATM交换网络的多个交换系统之间共享，没有物理的地理的限制。
23.一个ATM交换设备包括一个具有多个ATM端口和一个时分交换装置的交换系统，在电话线和中继线之间提供话音频带连接，为电话终端设备和局间电信提供服务；至少一个外围组单元，将任何电话线和中继线与一个ATM端口接口，代表所述任何电话线和中继线产生并接收信令和监控信息；以及一个呼叫控制器，通过所述ATM端口中的一个连接到交换系统，并响应通过所述一个ATM端口接收的信令和监控信息，通过所述一个ATM端口发送时隙交换信息，控制时分交换机装置建立和拆除任何线路和中继线之间的电话呼叫。
24.一个ATM交换网络包括具有多个ATM端口和时分交换装置的第一交换系统，在第一电话线和中继线之间提供话音频带连接，为电话终端设备和局间电信提供服务；至少一个外围组单元，将任何电话线和中继线与第一交换系统的一个ATM端口接口，代表所述任何第一电话线和中继线产生并接收信令和监控信息；以及具有多个ATM端口和时分交换装置的第二交换系统，在第二电话线和中继线之间提供话音频带连接，为电话终端设备和局间电信服务；至少一个外围组单元，将任何电话线和中继线与第二交换系统的一个ATM端口接口，代表所述任何第二电话线和中继线产生并接收信令和监控信息；以及在各个第一和第二电话系统的ATM端口之间连接的ATM中继线，在彼此之间连接ATM信元，包括带有信令和监控信息的ATM信元；以及一个呼叫控制器，通过所述ATM端口中分别的一个连接到第一和第二交换系统中的一个，并响应通过所述一个ATM端口接收的信令和监控信息，通过所述一个ATM端口发送时隙交换信息，分别控制第一和第二交换装置的时分交换装置建立和拆除任何所述线路和中继线之间的电话呼叫；呼叫控制器的控制功能藉此在ATM交换网络的多个交换系统之间共享，没有物理的地理的限制。
25.一种权利要求22中定义的ATM交换网络包括一个ATM交换节点，至少一条ATM中继线，将每个交换系统与ATM交换节点连接，而且其特征在于，呼叫控制器是通过该ATM节点连接到时分交换装置的中央呼叫控制器。
全文摘要
一种电信装置,在接收和发送端口之间传输具有有效负荷数据的同步单元或有效负荷数据的异步单元的ATM信元,包括一个缓存器,将从接收端口接收的有效负荷数据单元异步地排队、然后将排队的有效负荷数据单元在一个时分复用的数据流中发送到发送端口。一个时隙交换机,用于将来自第一数据流的同步有效负荷数据单元的时间定义序列重排成第二TDM数据流中的同步有效负荷数据单元的第二时间定义序列。一个输出TDM数据流,其组成通过将第一数据流传输到输出数据流,同时将来自第二TDM数据流的同步单元的每个有效负荷情况,代替到输出数据流相应的TDM位置中来实现。该输出数据流被发送到发送端口,藉此电话呼叫通过同步有效负荷数据单元而连接。通过现有ATM设备连接的电话通话中典型固有的延迟以及因此使用户常常感到的严重回音都相当程度地减轻了。
文档编号H04Q11/04GK1194073SQ96196552
公开日1998年9月23日 申请日期1996年6月26日 优先权日1995年7月7日
发明者G·F·欧文, D·T·林 申请人:北方电讯有限公司