实施方式中的各功能模块可以集成在一个处理模块中，也可以是各个模块单独物理存在，也可以2个或2个以上模块集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用硬件加软件功能模块的形式实现。
[0060]上述以软件功能模块的形式实现的集成的模块，可以存储在一个计算机可读取存储介质中。上述软件功能模块存储在一个存储介质中，包括若干指令用以使得一台计算机装置(可以是个人计算机，服务器，或者网络装置等)或处理器(processor)执行本发明各个实施方式所述方法的部分步骤。而前述的存储介质包括:U盘、移动硬盘、只读存储器(Read-Only Memory, ROM)、随机存取存储器(Random Access Memory, RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
[0061]最后应说明的是:以上实施方式仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施方式对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施方式所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施方式技术方案的精神和范围。
【主权项】
1.一种实现100GBase-CR4 PCS去抖动的架构，其包括4条物理输入通道，任一所述物理输入通道对应有5条PCS通道，其特征在于，所述架构还包括与所述4条物理输入通道对应的4组去抖动缓冲器，所述4组去抖动缓冲器用于分别对相应物理输入通道所对应的5条PCS通道进行去抖动。
2.根据权利要求1所述的实现100GBase-CR4PCS去抖动的架构，其特征在于，所述架构还包括标识模块和比对模块；所述去抖动缓冲器用于: 接收对应物理输入通道输入的有效数据，并通过所述比对模块判断所述有效数据是否为对齐标志；若是， 记录所述对齐标志的类型和在所述去抖动缓冲器中的位置，并将各对齐标志在所述去抖动缓冲器中的位置设置为对齐标志的写指针； 将与各对齐标志对应的PCS通道的对齐标志信号通过所述标识模块置I ; 每间隔预定数据量通过所述比对模块判断所述去抖动缓冲器中是否为对应PCS通道的对齐标志；若是， 将所述各对齐标志锁定。
3.根据权利要求2所述的实现100GBase-CR4PCS去抖动的架构，其特征在于，所述比对模块还用于: 每间隔预定数据量判断所述去抖动缓冲器中是否为对应PCS通道的对齐标志，若连续4次判定为否，则所述去抖动缓冲器将所述各对齐标志解锁。
4.根据权利要求2所述的实现100GBase-CR4PCS去抖动的架构，其特征在于，所述架构还包括判定模块，所述判定模块用于: 判断所有PCS通道的对齐标志信号是否都为I以及对应的对齐标志是否都已锁定；若是， 通过所述4组去抖动缓冲器将所述4条物理输入通道所对应的PCS通道的读指针设置为对应的PCS通道中对齐标志的写指针。
5.根据权利要求4所述的实现100GBase-CR4PCS去抖动的架构，其特征在于，所述比对模块还用于: 判断所述PCS通道的对齐标志的写指针是否等于读指针；若是， 所述标识模块还用于将读到所述PCS通道对齐标志的信号置I ;其中， 若在同一时刻，所述PCS通道的对齐标志都被锁定，所述PCS通道的对齐标志类型都不相同，以及所述PCS通道读到对齐标志的信号都为1，则所述判定模块判定所述去抖动缓冲器去抖动完成。
6.根据权利要求5所述的实现100GBase-CR4PCS去抖动的架构，其特征在于，所述架构还包括排序模块；所述排序模块用于: 根据各对齐标志的类型对从所述4组去抖动缓冲器中读取的数据进行排序。
7.根据权利要求2所述的实现100GBase-CR4PCS去抖动的架构，其特征在于，所述标识模块还用于: 若所述去抖动缓冲器的写指针与各对齐标志所在的位置相同，则将记录下的对应对齐标志的写指针和读到对齐标志的信号清除。
8.一种实现100GBase-CR4 PCS去抖动的方法，所述100GBase_CR4包括4条物理输入通道，任一所述物理输入通道对应有5条PCS通道，其特征在于，所述方法通过配置与所述4条物理输入通道对应的4组去抖动缓冲器以分别对相应物理输入通道所对应的5条PCS通道进行去抖动。
9.根据权利要求8所述的实现100GBase-CR4PCS去抖动的方法，其特征在于，所述方法还包括: 去抖动缓冲器接收对应物理输入通道输入的有效数据，并判断所述有效数据是否为对齐标志；若是， 记录所述对齐标志的类型和在所述去抖动缓冲器中的位置，并将各对齐标志在所述去抖动缓冲器中的位置设置为对齐标志的写指针； 将与各对齐标志对应的PCS通道的对齐标志信号置I ; 每间隔预定数据量通过所述比对模块判断所述去抖动缓冲器中是否为对应PCS通道的的对齐标志；若是， 将所述各对齐标志锁定。
10.根据权利要求8所述的实现100GBase-CR4PCS去抖动的方法，其特征在于，所述方法还包括: 每间隔预定数据量判断所述去抖动缓冲器中是否为对应PCS通道的的对齐标志，若连续4次判定为否，则将所述各对齐标志解锁。
11.根据权利要求8所述的实现100GBase-CR4PCS去抖动的方法，其特征在于，所述方法还包括: 判断所有PCS通道的对齐标志信号是否都为I以及对应的对齐标志是否都已锁定；若是， 将所述4条物理输入通道所对应的PCS通道的读指针设置为对应的PCS通道中对齐标志的写指针。
12.根据权利要求11所述的实现100GBase-CR4PCS去抖动的方法，其特征在于，所述方法还包括: 判断所述PCS通道的对齐标志的写指针是否等于读指针；若是， 将读到所述PCS通道对齐标志的信号置I ;其中， 若在同一时刻，所述PCS通道的对齐标志都被锁定，所述PCS通道的对齐标志类型都不相同，以及所述PCS通道读到对齐标志的信号都为1，则判定所述去抖动缓冲器去抖动完成。
13.根据权利要求12所述的实现100GBase-CR4PCS去抖动的方法，其特征在于，所述方法还包括: 根据各对齐标志的类型对从所述4组去抖动缓冲器中读取的数据进行排序。
14.根据权利要求8所述的实现100GBase-CR4PCS去抖动的方法，其特征在于，所述方法还包括: 若所述去抖动缓冲器的写指针与各对齐标志所在的位置相同，则将记录下的对应对齐标志的写指针和读到对齐标志的信号清除。
【专利摘要】本发明揭示了一种实现100GBase-CR4 PCS去抖动的架构和方法，其中，该架构包括4条物理输入通道，任一物理输入通道对应有5条PCS通道，其特征在于，架构还包括与4条物理输入通道对应的4组去抖动缓冲器，4组去抖动缓冲器用于分别对相应物理输入通道所对应的5条PCS通道进行去抖动。发明实现100GBase-CR4 PCS去抖动的架构和方法是通过为100GBase-CR4中的每个物理输入通道配置一个去抖动缓冲器，以分别对对应的多个PCS通道去抖动，降低了芯片的功耗和面积。
【IPC分类】H04L1-00
【公开号】CN104579577
【申请号】CN201510047312
【发明人】周峰, 王东
【申请人】盛科网络（苏州）有限公司
【公开日】2015年4月29日
【申请日】2015年1月29日