[0025]格式转换子模块1la和格式逆转换子模块1lb负责将iDAS系统中的以太网数据进行重新组帧与解帧，以降低iDAS系统的传输带宽；其中，格式转化子模块1la根据PHY芯片发送给FPGA的原始数据其一帧数据连续的特点，提取其完整的一帧数据，然后将4比特位的数据位扩展为24比特位，再加上S0P、E0P和MOD指示位，总共有28比特位。其中 SOP 为 I 位，代表 start of packet ；Ε0Ρ 也是 I 位，代表 end of packet ；DATA 为 24 位，代表有效的以太网数据；M0D为2位，则是EOP对应部分代表的有效字节数，如果MOD值为“00”，那么有效字节为‘0’ ；如果MOD值为“01”，那么有效字节为‘I’ ；如果MOD值为“10”，那么有效字节为‘2’;如果MOD值为“11”，那么有效字节为‘3’。格式逆转换子模块1lb就是格式变换子模块1la的逆过程，最终输出符合RMII接收规则的连续一帧数据。
[0026]长短包检测子模块1lc和错包检测子模块1ld负责将检测系统中传输的错包以及将错包删除，增强了 iDAS系统的以太网传输稳定性；其中，长短包检测子模块1lc用于删除短于设置的最小帧长的包，以及将大于最大帧值的超出部分删除的功能。错包检测子模块1ld负责将没有SOP或者EOP等特殊符号的帧进行处理，若没有S0P，则进行整包删除；若没有Ε0Ρ，则在第二个包开始的前一个周期添加EOP标志。
[0027]MAC地址冲突检测子模块1le负责避免将系统中AU发送的以太网数据再返回给AU，以免导致系统以太网传输崩溃；整包转发及接收子模块1lf为过渡模块，用于转换检测模块101、调度模块102和存储转发模块103之间的互相访问。
[0028]由于以太网的设计中采用了类似广播包形式的传播方式，故ARM的接收端会收到自己发送的包，为了避免这种情况，在MAC地址冲突检测模块中，预先从发送端的帧格式中提取出源地址，如果在接收端，其源地址与存储的源地址相同，则删除该帧数据，避免ARM芯片出现异常的错误。
[0029]调度模块102采用整帧的调度方式，故转换检测模块101发送给调度模块102的数据采用整帧模式的发送；而转换检测模块101的发送也是需要整帧发送，故调度模块102发送给转换检测模块101的数据也采用整帧的方式。
[0030]转换检测模块101中的百兆半双工模式，需要根据接收与发送端的工作情况，及时切换RMII端口的接收与发送工作状态，防止通道堵塞。
[0031]调度模块102为设计的帧调度模块，该模块主要采用轮询的算法，用最经济，最简单的方法使iDAS系统实现通信信息的上报以及下发。根据各个端口的帧存储状态，进行依次轮询，若其中有端口中存在一帧或者若干帧的以太网的数据，则对该端口进行读取一帧操作，然后进入下一个端口的判断读取状态，图2所示为5个端口，则对该5个端口依次进行查询，每个端口会上报该端口的帧状态信息，若某个端口存在帧数据，当调度模块读取了该端口中的EOP信息后，自动跳转到下个端口，从而实现不断的轮询。在轮询过程中，为了避免对其中某个端口一直不断的读取，设置了一个最大门限，当到达该门限，则强制跳转到下个端口。轮询后的数据会放入到一个大的缓冲池中，一旦缓冲池中有整帧数据，那么将该帧数据从缓冲池中读取出来，发送给各个端口。
[0032]存储转发模块103包括整帧存储转发子模块103a、解帧子模块103b和组帧子模块103c，其中整帧存储转发子模块103a用于将整帧以太网数据发送给调度模块102 ;解帧子模块103b将以太网数据从CPRI协议帧中的控制字位置解析出来；组帧子模块103c将以太网数据根据CPRI协议插入到控制字位置。
[0033]以上所述，仅为本发明较好的实施方式而已，并不构成对本发明保护范围的限定。任何在本发明精神之内所作的修改、等同替换和改进等，均应包含在本发明的权利要求保护范围之内。
【主权项】
1.一种用于分布式综合接入系统的新型FPGA模块，其特征在于:所述FPGA模块包括:转换检测模块(101)、调度模块(102)和存储转发模块(103)，所述转换检测模块(101)包括:格式转换子模块(1la)、格式逆转换子模块(1lb)、长短包检测子模块(1lc)、错包检测与删除子模块(1ld)、MAC地址冲突检测子模块(1le)、整包转发及接收子模块(1lf);所述调度模块(102)采用轮询的算法，使iDAS系统实现通信信息的上报以及下发；所述存储转发模块(103)包括整帧存储转发子模块(103a)、解帧子模块(103b)和组帧子模块(103c)，其中整帧存储转发子模块(103a)用于将整帧以太网数据发送给调度模块(102);解帧子模块(103b)用于将以太网数据从CPRI协议帧中的控制字位置解析出来；组帧子模块(103c)将以太网数据根据CPRI协议插入到控制字位置。
2.根据权利要求1所述的用于分布式综合接入系统的新型FPGA模块，其特征在于:所述转换检测模块(101)和调度模块(102)之间的数据发送采用整帧模式。
3.根据权利要求1所述的用于分布式综合接入系统的新型FPGA模块，其特征在于:所述负责格式转换子模块(1la)和格式逆转换子模块(1lb)用于将iDAS系统中的以太网数据进行重新组帧与解帧，以降低iDAS系统的传输带宽。
4.根据权利要求1所述的用于分布式综合接入系统的新型FPGA模块，其特征在于:所述长短包检测子模块(1lc)和错包检测子模块(1ld)用于将检测系统中传输的错包以及将错包删除，增强了 iDAS系统的以太网传输稳定性。
5.根据权利要求1所述的用于分布式综合接入系统的新型FPGA模块，其特征在于:所述MAC地址冲突检测子模块(1le)用于避免将iDAS系统以太网的传输崩溃。
6.根据权利要求1所述的用于分布式综合接入系统的新型FPGA模块，其特征在于:所述整包转发及接收子模块(1lf)为过渡模块，用于转换检测模块(101)、调度模块(102)和存储转发模块(103)之间的互相访问。
【专利摘要】本发明提供一种用于分布式综合接入系统的新型FPGA模块，所述FPGA模块包括：转换检测模块101、调度模块102和存储转发模块103；其中，转换检测模块101包括：格式转换子模块101a、格式逆转换子模块101b、长短包检测子模块101c、错包检测与删除子模块101d、MAC地址冲突检测子模块101e、整包转发及接收子模块101f；存储转发模块103包括整帧存储转发子模块103a、解帧子模块103b和组帧子模块103c。本发明有益的效果：所述FPGA模块实现了在iDAS系统中级联多个RU设备情况下，软件快速升级；同时具有较大容量、低延时以及无误差的特性，提高了设备访问的迅捷与安全性。
【IPC分类】H04W24-02
【公开号】CN104581782
【申请号】CN201410840911
【发明人】朱哲科, 金淮东, 尹文丰
【申请人】三维通信股份有限公司
【公开日】2015年4月29日
【申请日】2014年12月29日