一种万兆以太网测试设备的组包系统及方法
【技术领域】
[0001] 本发明属于通信测试领域，涉及一种万兆以太网测试设备的组包系统及方法。
【背景技术】
[0002] 万兆以太网使用IEEE802. 3以太网介质访问控制协议（MAC)、IEEE802. 3以太网 帧格式以及IEEE802. 3最小和最大帧尺寸。万兆以太网只运行在全双工方式，而不运行半 工方式，而且也将不再使用载波侦听多路访问/碰撞检测（CSMA/CD)机制。
[0003] 目前，针对万兆以太网测试设备的组包的测试报文产生过程是应用CPU，由软件将 组完的数据包写进存储器中，然后通过软件从存储器中读取数据包，由于受软件与存储器 之间通信速率的限制，测试报文缺少随机性和实时性。
【发明内容】
[0004] 本发明的目的在于克服上述不足，提供一种万兆以太网测试设备的组包方法，其 显著增加了数据包的随机性和实时性。
[0005] 为了实现上述目的，本发明采用的技术方案为：一种万兆以太网测试设备的组包 系统，其特征在于，包括：
[0006] 接口模块，用于使FPGA通过PCI总线与CPU通信；
[0007] 至少一个通道的调度模块，其包括调度控制信息存储器，流号存储器，包长存储 器，用于配置CPU发送速率，并根据发送速率，产生调度脉冲，每产生一个调度脉冲，则生成 并发送一个报文，然后进行输出；
[0008] 流产生模块，用于接收所述至少一个通道的调度模块输出的数据，产生至少一个 通道的符合以太网协议的数据流；
[0009] 通道混合模块，用于将所述包括至少一个通道的数据流进行合并。
[0010] 本发明的另一目的在于提供一种万兆以太网测试设备的组包方法，其特征在于， 包括：
[0011] 接口模块，使FPGA通过PCI总线与CPU通信；
[0012] 至少一个通道的调度模块，其包括调度控制信息存储器，流号存储器，包长存储 器，配置CPU发送速率，并根据发送速率，产生调度脉冲，每产生一个调度脉冲，则生成并发 送一个报文，然后进行输出；
[0013] 流产生模块，接收所述至少一个通道的调度模块输出的数据，产生至少一个通道 的符合以太网协议的数据流；
[0014] 通道混合模块，将所述包括至少一个通道的数据流进行合并。
[0015] 本发明的有益效果为：
[0016] 第一，结构简单，包括接口模块；至少一个通道的调度模块；流产生模块，通道混 合模块，采用多个通道进行组包，克服现有技术使用CPU产生报文存在占有CPU资源多，CPU 处理中断和进程所占用的时间长，以及CPU处理数据的效率低和性能低等缺陷，能够使用 硬件实现测试报文的产生，显著增加了数据包的随机性和实时性。
[0017] 第二，应用广泛，调度控制信息存储器采用数字直通式fifo存储调度信息，在产 生调度脉冲过程中，获取流号存储器中的流号，根据流号读取包长存储器中的包长，在产生 调度脉冲时，将流号和包长进行存储，当fifo状态非空时进行组包，并将fifo当前的流号， 包长进行输出，实时调整数据包的类型，能以lOGbps线速生成、发送和接收测试流量，完成 测试统计量的测量、路由报文的产生和报文截取。
【附图说明】
[0018] 此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申 请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
[0019] 图1是本发明的万兆以太网测试设备的组包系统的实施例结构示意图；
[0020] 图2是本发明的万兆以太网测试设备的组包系统的另一实施例结构示意图；
[0021] 图3是本发明的万兆以太网测试设备的组包系统的应用示意图；
[0022] 图4是本发明的万兆以太网测试设备的组包方法流程图。
【具体实施方式】
[0023] 如在说明书及权利要求当中使用了某些词汇来指称特定组件。本领域技术人员 应可理解，硬件制造商可能会用不同名词来称呼同一个组件。本说明书及权利要求并不以 名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。如在 通篇说明书及权利要求当中所提及的"包含"为一开放式用语，故应解释成"包含但不限定 于"。"大致"是指在可接收的误差范围内，本领域技术人员能够在一定误差范围内解决所述 技术问题，基本达到所述技术效果。说明书后续描述为实施本申请的较佳实施方式，然所述 描述乃以说明本申请的一般原则为目的，并非用以限定本申请的范围。本申请的保护范围 当视所附权利要求所界定者为准。
[0024] 实施例1
[0025] 请参照图1，本发明的万兆以太网测试设备的组包系统包括：接口模块，用于使 FPGA通过PCI总线与CPU通信；至少一个通道的调度模块，其包括调度控制信息存储器，流 号存储器，包长存储器，用于配置CPU发送速率，并根据发送速率，产生调度脉冲，每产生一 个调度脉冲，则生成并发送一个报文，然后进行输出；流产生模块，用于接收所述至少一个 通道的调度模块输出的数据，产生至少一个通道的符合以太网协议的数据流；通道混合模 块，用于将所述包括至少一个通道的数据流进行合并。
[0026] 优选地，还包括发送给mac的接口模块，用于读取通道混合模块合并的数据流，并 按照发送速率和符合mac的时序发送给mac〇
[0027] 优选地，所述流产生模块包括：配置和统计模块，用于从该流号对应的报文生成配 置数据，并更新该流的统计数据；至少一个通道的组包模块，其包括数据存储器与控制信息 存储器，用于将从所述配置和统计模块生成的配置数据锁存起来，根据配置数据组包，计算 私有协议的校验和，IP包的校验和，以及TCP/UDP包的校验和，将所述校验和添加进组包后 的数据中，以生成组完的数据包，将所述组完的数据包存进所述数据存储器中，包长存进所 述控制信息存储器中。
[0028] 优选地，所述调度控制信息存储器采用数字直通式fifo存储调度信息，在产生调 度脉冲过程中，获取流号存储器中的流号，根据流号读取包长存储器中的包长，在产生调度 脉冲时，将流号和包长进行存储，当fifo状态非空时进行组包，并将fifo当前的流号，包长 进行输出。
[0029] 优选地，所述通道数目为2个。
[0030] 作为具体的实施例，包括：通道0调度模块，通道1调度模块。
[0031] 优选地，每个通道调度模块包括调度控制信息存储器，流号存储器，包长存储器。
[0032] 作为具体的实施例，包括：通道0组包模块，通道1组包模块。
[0033] 优选地，每个通道组包模块包括数据存储器与控制信息存储器。
[0034] 优选地，每个通道的参考时钟为165. 25Mhz，处理的数据位宽为64bit。
[0035] 优选地，FPGA芯片主要包括：可编程输入输出单元、基本可编程逻辑单元、时钟管 理单元、嵌入块式RAM、布线单元、内嵌的底层功能单元和内嵌专用硬件模块。
[0036] 优选地，FPGA利用小型查找表（16X1RAM)来实现组合逻辑，每个查找表连接到一 个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动1/0,由此构成了即可实现组合 逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接 或连接到I/O模块。
[0037] 优选地，FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在 存储器单元中的值决定了逻辑单元的逻辑功能以及个模块之间或模块与I/O间的连接方 式，并最终决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最 终决定了FPGA所能实现的功能，FPGA允许无限次的编程。
[0038] 优选地，所述可编程输入输出单元是与外界电路的接口部分，用于完成不同电气 特性下对输入/输出信号的驱动与匹配要求，通过软件的灵活配置，可适配不同的电气标 准与I/O物理特性，可以调整驱动电流的大小。
[0039] 优选地，外部输入信号可以通过可编程输入输出单元输入到FPGA的内部，也可以 直接输入FPGA内部。
[0040] 优选地，基本可编程逻辑单元包含一个可配置开关矩阵，此矩阵由4或6个输入、 一些选型电路（多路复用器等）和触发器组成。
[0041] 优选地，开关矩阵是高度灵活的，可以对其进行配置以便处理组合逻辑、移位寄存 器或RAM。
[0042] 优选地，每个基本可编程逻辑单元不仅可以用于实现组合逻辑、时序逻辑，还可以 配置为分布式RAM和分布式ROM。
[0043] 优选地，基本可编程逻辑单元由两个4输入的函数、进位逻辑、算术逻辑、存储逻 辑和函数复用器组成。
[0044] 优选地，算术逻辑包括一个异或门和一个与门，一个异或门可以实现2bit全加操 作，进位逻辑由进位信号和函数复用器组成，用于实现快速的算术加减法操作；4输入函数 发生器用于实现4输入LUT、分布式RAM或16比特移位寄存器。
[0045] 优选地，所述进位逻辑包括两条快速进位链，用于提高基本可编程逻辑单元的处 理速度。
[0046] 优选地，时钟管理单元用于数字时钟管理和相位环路锁定。相位环路锁定能够提 供精确的时钟综合，且能够降低抖动，并实现过滤功能。
[0047] 优选地，嵌入块式RAM可被配置为单端口RAM、双端口RAM、内容地址存储器以及 FIFO等存储结构。
[0048] 优选地，内容地址存储器在其内部的每个存储单元中都有一个比较逻辑，写入CAM 中的数据会和内部的每一个数据进行比较，并返回与端口数据相同的所有数据的地址。
[0049] 优选地，布线单元连通FPGA内部的所有单元，根据工艺、长度、宽度和分布位置的 不同而划分为4类不同的类别。第一类是全局布线模块，用于芯片内部全局时钟和全局复 位/置位的布线；第二类是长线模块，用以完成芯片Bank间的高速信号和第二全局时钟信 号的布线；第三类是短线模块，用于完成基本逻辑单元之间的逻辑互连和布线；第四类是 分布式的布线模块，用于专有时钟、复位等控制信号线。
[0050] 优选地，内嵌的底层功能单元包括：DLL(DelayLockedLoop)，PLL(PhaseLocked Loop)，DSP。用于完成时钟高精度、低抖动的倍频和分频，以及占空比调整和移相等功能。
[0051] 优选地，本实施例采用的配置模式为将FPGA连接CPU，由CPU对FPGA编程。
[0052] 优选地，还可采用一片FPGA加一片EPROM的配置模式。
[0053] 优选地，还可采用一片PROM编程多片FPGA的配置模式。