一种读出电路中的像元合并电路及其像元合并实现方法
【技术领域】
[0001] 本发明属于图像传感器领域，具体涉及一种读出电路中的像元合并电路及其像元 合并实现方法。
【背景技术】
[0002] 固态图像传感器根据元件的不同主要分为CO)(Charge-coupled Device)和 CMOS (Complementary Metal-Oxide semiconductor)两种，其功能随着应用环境的改变呈 现更多的变化，像元合并的目的就是在降低空间分辨率的基础上，增强光探测器对光的敏 感度，降低数据处理量，提高数据处理速度，降低系统功耗。实现像元合并的方式根据实现 方式的不同能够分为两大类：物理结构上的像元合并及亚采样技术。亚采样技术通过时序 控制来隔行隔列地读出部分的像元数据，从而提高传感器的帧频，并减少数据量；而在物理 结构上的像元合并不仅能够提升传感器的帧频并减少数据量，还能够提升传感器在暗光条 件下的灵敏度、并扩展传感器的动态范围。
[0003] 实现像元合并功能的意义主要体现在以下这几个方面：对在暗光条件下传感器灵 敏度的提升、对传感器动态范围的扩展、以及在保证输出图像质量的基础上对帧频及数据 量的优化、降低系统功耗。
[0004] 但像元物理合并也存在缺陷，像元内的2X1电荷合并电路示意图如图3所示，这 种像元合并实现方法是通过对像素单元内对两列光生电荷进行平均来实现的，这样不仅会 降低像元填充因子而且会影响像元列线输出的摆幅，FD点电容受工艺影响显著，合并结果 难以达到高精度平均，同时合并开关所引入的时钟馈通和电荷注入对噪声的贡献也是无法 消除的。
【发明内容】
[0005] 本发明的目的在于克服上述现有技术中存在的缺点，提供一种读出电路中的像元 合并电路及其像元合并实现方法，具有合并结果精度高的优点。
[0006] 为实现上述目的，本发明采用以下技术方案：包括第一开关、第二开关、第三开关、 第四开关、第五开关、第六开关、第七开关、第八开关、第九开关、第一处理电路、第二处理电 路、第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器；
[0007] 所述第一开关和第二开关的输入端分别连接至任意相邻两列像元信号输出端；第 一开关和第二开关的输出端分别连接至第一电容和第二电容的输入端；
[0008] 所述第一电容和第二电容的输出端均接地或固定电平；
[0009] 所述第一处理电路输入端接第一电容，输出端分别连接至并联的第四开关和第六 开关；
[0010] 所述第二处理电路输入端接第二电容，输出端分别连接至并联的第五开关和第七 开关；
[0011] 所述第三开关两端分别连接第一电容和第二电容的输入端；
[0012] 所述第四开关和第五开关的输出端分别连接至第三电容和第四电容的输入端；
[0013] 所述第六开关和第七开关的输出端分别连接至第五电容和第六电容的输入端；
[0014] 所述第八开关两端分别连接至第三电容和第四电容的输入端；
[0015] 所述第九开关两端分别连接至第五电容和第六电容的输入端；
[0016] 所述第三电容和第四电容的输出端均接地或者固定电平；
[0017] 所述第一缓冲器和第二缓冲器的输入端分别连接至第八开关的两端；
[0018] 所述第三缓冲器和第四缓冲器的输入端分别连接至第九开关的两端；
[0019] 所述第一缓冲器和第三缓冲器的输出端均输出复位电压信号；
[0020] 所述第二缓冲器和第四缓冲器的输出端均光电信号。
[0021] 所述的第一电容和第二电容的容值相同。
[0022] 所述的第三电容、第四电容、第五电容和第六电容的容值均相等。
[0023] 所述的第一缓冲器、第二缓冲器、第三缓冲器和第四缓冲器为相同结构的运算放 大器。
[0024] 所述的第一处理电路、第二处理电路内均设置有相关双采样、可编程增益放大器 以及缓冲器功能模块，且两处理电路结构相同。
[0025] 一种读出电路中的像元合并电路的像元合并实现方法，包括以下步骤：
[0026] 1)读取像元列线输出信号并做输入像元合并：闭合第一开关和第二开关，第三开 关断开直至信号读取信号采样完成，后断开第一开关和第二开关，闭合第三开关使得第三 开关控制的第一电容和第二电容上的电荷值平均，从而将信号传输至第一处理电路和第二 处理电路；
[0027] 2)输出采样、对两次采样信号做合并处理：信号在经过第一处理电路和第二处理 电路后输出，断开第四开关、第五开关、第六开关和第七开关，使得信号传输至闭合的第八 开关和第九开关，从而使得第三电容与第四电容电荷值平均，第五电容与第六电容电荷值 平均，得到两列输出的复位/光电信号平均值；
[0028] 3)输出合并信号：得到的两列输出的复位/光电信号平均值分别输入第一缓冲 器、第二缓冲器、第三缓冲器和第四缓冲器，第一缓冲器、第二缓冲器、第三缓冲器和第四缓 冲器处理后将采样得到的全局/流水信号读出，且四个缓冲分别输出复位电压信号和光电 信号。
[0029] 所述的四个缓冲分别输出复位电压信号和光电信号的方式为：当第一缓冲器和第 三缓冲器的输出端均输出复位电压信号时；第二缓冲器和第四缓冲器的输出端输出光电信 号；
[0030] 当第一缓冲器和第二缓冲器的输出端均输出复位电压信号时；第三缓冲器和第四 缓冲器的输出端输出光电信号。
[0031] 本发明具有以下的有益效果：相比较现有技术，本发明通过设置第三开关、第八开 关和第九开关来控制，当三个开关闭合时，能够使得第一电容与第二电容、第三电容与第四 电容、第五电容与第六电容的电荷平均，从而使得两列输入/输出信号做平均处理，通过设 置输出控制开关，输出信号平均值，这就是像元合并的目的。采用输入像元合并技术对采样 电容上的电荷做平均，这样使得电容值翻倍，所以更倾向于采用输出像元合并，它不会引入 额外的电容值，由于输出采样电容值较大，会占用额外的芯片面积。相比较而言，输出像元 合并不会有上述问题，同时，应下级处理电路要求，输出采样电容值较大（pF)，相对于较小 的像元内部合并点FD电容（fF)，较小的电容失配对平均后的输出影响是能够忽略的，从而 提高了最终的输出精度。本装置适用于大面积推广和使用。
[0032] 本发明技术方法能够在读出电路中完成物理像元合并，相比于像元内部合并设 计，不会因为引入开关导致像元填充因子降低，也不会由于FD点满阱能力限制影响像元列 线输出的摆幅，同时，相对于像元来说，读出电路面积具有更高的调节度，工艺也更成熟，开 关引入的时钟馈通和电荷注入在读出电路中也是能够通过其他方法消除的。
【附图说明】
[0033] 图1是本发明图像传感器读出电路中的像元合并结构示意图；
[0034] 图2是本发明图像传感器像元内部合并的结构示意图；
[0035] 图3是本发明读出电路像元合并时序控制示意图；
[0036] 图4是本发明像元输出列线未合并结构示意图；
[0037] 图5是本发明像元输出列线上电压合并结构示意图；
[0038] 图6是本发明带像元合并功能的PGA/⑶S电路结构示意图；
[0039] 图7是本发明像元合并输出效果图。
【具体实施方式】
[0040] 下面结合附图，对本发明作进一步详细说明。
[0041] 参见图1-7,本发明包括第一开关K1、第二开关K2、第三开关K3、第四开关K4、第五 开关K5、第六开关K6、第七开关K7、第八开关K8、第九开关K9、第一处理电路A1、第二处理 电路A2、第一缓冲器B1、第二缓冲器B2、第三缓冲器B3、第四缓冲器M ;第一开关Kl和第 二开关K2的输入端分别连接至任意相邻两列像元信号输出端；第一开关Kl和第二开关K2 的输出端分别连接至第一电容Cl和第二电容C2的输入端；第一电容Cl和第二电容C2的 输出端均接地或固定电平；第一处理电路Al输入端接第一电容C1，输出端分别连接至并联 的第四开关K4和第六开关K6 ;第二处理电路A2输入端接第二电容C2,输出端分别连接至 并联的第五开关K5和第七开关K7 ;第三开关K3两端分别连接第一电容Cl和第二电容C2 的输入端；第四开关K4和第五开关K5的输出端分别连接至第三电容C3和第四电容C4的 输入端；第六开关K6和第七开关K7的输出端分别连接至第五电容C5和第六电容C6的输 入端；第八开关K8两端分别连接至第三电容C3和第四电容C4的输入端；第九开关K9两 端分别连接至第五电容C5和第六电容C6的输入端；第三电容C3和第四电容C4的输出端 均接地或者固定电平；第一缓冲器Bl和第二缓冲器B2的输入端分别连接至第八开关K8的 两端；第三缓冲器B3和第四缓冲器M的输入端分别连接至第九开关K9的两端；第一缓冲 器Bl和第三缓冲器B3的输出端均输出复位电压信号；第二缓冲器B2和第四缓冲器M的 输出端均光电信号。第一电容Cl和第二电容C2的容值相同。第三电容C3、第四电容C4、 第五电容C5和第六电容C6的容值均相等。第一缓冲器B1、第二缓冲器B2、第三缓冲器B3 和第四缓冲器M为相同结构的运算放大器，第一处理电路A1、第二处理电路A2内均设置有 相关双采样、可编程增益放大器以及缓冲器功能模块，且两处理电路结构相同。
[0042] 一种读出电路中的像元合并电路的像元合并实现方法，包括以下步骤：
[0043] 1)读取像元列线输出信号并做输入像元合并：闭合第一开关Kl和第二开关K2,第 三开关Κ3断开直至信号读取信号采样完成，后断开第一