用于图像传感器的读出电路的制作方法
【专利摘要】本申请案涉及一种用于图像传感器的读出电路。用以读出图像传感器像素阵列的读出电路包含读出单元，所述读出单元包含：多个模/数转换器“ADC”、静态随机存取存储器“SRAM”的多个块及动态随机存取存储器“DRAM”的多个块。所述多个ADC经耦合以从所述图像传感器像素阵列的二维块读出模拟图像信号。所述SRAM的多个块经耦合以从所述ADC接收数字图像信号。所述数字图像信号代表从像素的所述二维块读出的所述模拟图像信号。所述DRAM的多个块耦合到所述SRAM的块。每一SRAM的块经耦合以循序地将所述数字图像信号输出到所述DRAM的块中的每一者。所述读出单元中的每一者经耦合以输出所述数字图像信号作为多个输入/输出“IO”信号。
【专利说明】
用于图像传感器的读出电路
技术领域
[0001]本发明大体上涉及图像传感器，且尤其涉及用于图像传感器的读出电路。
【背景技术】
[0002]图像传感器是一种将光(呈光学图像的形式)转换成电子信号的电子装置。现代图像传感器一般为半导体电荷耦合装置(“CCD”)或使用互补金属氧化物半导体(“C0MS”)技术制造的有源像素传感器。
[0003]COMS图像传感器在许多现代电子装置中变得无处不在。蜂窝电话、膝上型计算机及摄像机皆可利用COMS图像传感器作为图像/光检测的主要方法。装置制造商在压低成本的同时努力提高图像传感器的性能以满足零售及商业需求。
[0004]除其它使用案例之外，图像传感器的一个所需要特征是具有用于捕获慢动作视频及图像的突发的高帧率。图像传感器的购买者也倾向使用高分辨率图像传感器来捕获这些高帧率图像。然而，捕获高分辨率、高帧率图像在捕获具有像素阵列的图像传感器像素的图像与将数字图像存储到存储器之间形成瓶颈挑战。因此，需要提高捕获图像及将图像存储到存储器的流动及速度，同时将图像传感器的大小及成本均保持在合理水平。
【发明内容】
[0005]本发明的一个实施例涉及一种成像系统。所述系统包括:图像传感器像素阵列;及读出电路，其包含:模/数转换器(“ADC”)，其经耦合以从所述图像传感器像素阵列中的像素的二维块读出模拟图像信号;静态随机存取存储器(“SRAM”)的块，其经耦合以从所述ADC接收数字图像信号，其中所述数字图像信号代表从像素的所述二维块读出的所述模拟图像信号;及动态随机存取存储器(“DRAM” )的块，其耦合到所述SRAM的块以接收所述数字图像信号的一部分，其中所述DRAM的块还经耦合以从SRAM的额外块接收额外数字图像信号，且其中所述SRAM的块经耦合以循序地将所述数字图像信号的剩余部分输出到额外DRAM块。
[0006]本发明的另一实施例涉及一种图像传感器。所述传感器包括:图像传感器像素阵列;及读出电路，其具有读出单元阵列，其中每一读出单元包含:多个模/数转换器(“ADC”)，其经耦合以从所述图像传感器像素阵列中的像素的整数m个二维块读出模拟图像信号;静态随机存取存储器(“SRAM”)的多个块，其经耦合以从所述ADC接收数字图像信号，其中所述数字图像信号代表从像素的所述二维块读出的所述模拟图像信号，且其中所述SRAM的多个块的数量也计数为所述整数m;及动态随机存取存储器(“DRAM”)的多个块，其耦合到所述SRAM的块，所述DRAM的多个块也计数为所述整数m，每一 SRAM的块经耦合以循序地将所述数字图像信号输出到所述DRAM的块中的每一者，其中所述读出单元中的每一者经耦合以输出所述数字图像信号作为多个输入/输出(“10”)信号，所述1信号的数量也计数为所述整数mD
[0007]本发明的另一实施例涉及一种用以读出图像传感器像素阵列的读出电路。所述读出电路包括:读出单元，其中每一读出单元包含:多个模/数转换器(“ADC”)，其经耦合以从所述图像传感器像素阵列的整数m个二维块读出模拟图像信号；静态随机存取存储器(“SRAM”)的多个块，其经耦合以从所述ADC接收数字图像信号，其中所述数字图像信号代表从像素的所述二维块读出的所述模拟图像信号，且其中所述SRAM的多个块的数量也计数为所述整数m;及动态随机存取存储器(“DRAM” )的多个块，其耦合到所述SRAM的块，所述DRAM的多个块也计数为所述整数m，每一 SRAM的块经耦合以循序地将所述数字图像信号输出到所述DRAM的块中的每一者，其中所述读出单元中的每一者经耦合以输出所述数字图像信号作为多个输入/输出(“10”)信号，所述1信号的数量也计数为所述整数m。
【附图说明】
[0008]参考以下诸图描述本发明的非限制性及非穷尽实施例，其中相似参考数字贯穿各种视图指代相似部分，除非另有规定。
[0009]图1说明根据本发明的实施例的包含读出电路的实例成像系统的示意框图。
[0010]图2说明根据本发明的实施例的包含像素阵列及用于读出所述像素阵列的读出电路的示意框图。
[0011]图3说明根据本发明的实施例的读出电路中的实例读出单元的部分。
[0012]图4说明根据本发明的实施例的多个读出单元及图像信号处理选择电路。
【具体实施方式】
[0013]本文描述读出电路及包含所述读出电路的成像系统的实施例。在以下描述中，阐述众多特定细节以提供对所述实施例的透彻理解。然而，所属领域的技术人员将认识到，能够在不具有一或多个特定细节的情况下或在具有其它方法、组件、材料等等的情况下实践本文所描述的技术。在其它情况下，未展示或详细地描述众所周知的结构、材料或操作以避免混淆某些方面。
[0014]贯穿本说明书的对“一个实施例”或“一实施例”的参考意指结合实施例所描述的特定特征、结构或特性包含于本发明的至少一个实施例中。因此贯穿本说明书各处的短语“在一个实施例中”或“在一实施例中”的出现未必皆是指同一实施例。此外，特定特征、结构或特性能够以任何合适方式组合于一或多个实施例中。
[0015]图1说明根据本发明的实施例的包含像素阵列102、读出电路104、控制电路108、图像信号处理器(“ISP” ) 106及移动行业处理器接口( “MIPI”)116的实例成像系统100的示意框图。像素阵列102为图像传感器像素110的阵列，其可为互补金属氧化物半导体(“CMOS”)像素阵列。如在所描绘的实例中所展示，像素阵列102耦合到控制电路108及读出电路104。控制电路108耦合到像素阵列102以控制像素阵列102的操作特性以便捕获由像素阵列102接收的图像光所产生的数字图像。举例来说，控制电路108可产生用于控制图像获取的快门信号或多个快门信号。控制电路108还耦合到读出电路104，使得控制电路108可协调像素阵列102的图像获取与读出像素阵列102。
[0016]在一个实例中，像素阵列102为像素110(例如，像素Pl、P2、…、Pn)的二维阵列。如所说明，将每一像素110布置成行(例如，行Rl到Ry)及列(例如，列Cl到Cx)以获取人员、位置、对象等等的图像数据，其能够随后用于呈现人员、位置、对象等等的图像。如在所属领域中已知的，每一像素110可利用3晶体管(“3T”)或4晶体管(“4T”)配置。在一个实例中，在每一像素110已获取其图像数据或图像电荷之后，所述图像数据由读出电路104通过位线112(其可为列线)作为模拟图像信号而读出。
[0017]读出电路104经耦合以从像素阵列102接收所述模拟图像信号且将数字图像信号输出到ISP 106用于进一步图像处理。当成像系统100将包含于移动装置中时，成像系统100任选地包含MIPI 116。
[0018]图2说明根据本发明的实施例的包含像素阵列202及用于读出像素阵列202的读出电路224的示意框图。读出电路224为用于包含于读出电路104中的读出电路的一部分的实例，且像素阵列202为像素阵列102的实例。像素阵列202包含像素BOO到BN的多个二维块。在所说明的实施例中，像素的每一二维块包含104列及256行，且像素阵列202为十块宽及4块高，从而给予像素阵列2021040列及1024行。在其它实施例中，像素的每一二维块包含c列及r行，其中c及r为整数。读出电路224包含多个模/数转换器(“ADC”)218，其经耦合以从像素的二维块读出模拟图像信号，且将所述模拟图像信号转换成代表所述模拟图像信号的数字图像信号。应理解，一或多个ADC 218可用以读出像素的每一二维块。在其它实施例中，多个ADC 218经耦合以从像素的m个不同的二维块(例如，BOO到BN)读出模拟图像信号。在一个实施例中，m为大于零的整数。在另一些实施例中，如图2中所说明的每一ADC 218可代表多个整数c个模/数转换器电路(针对像素块中的每一列一个)。像素BOO到BN的一或多个二维块可共享ADC 218。此外，读出电路224(如需要)可包含未经说明的放大电路及/或选择电路。在图2中，ADC218将模拟图像信号转换成12位像素值。
[0019]在由所述ADC转换之后，像素的二维块中的每一图像像素的数字像素值被存储到静态随机存取存储器(“SRAM” )中。特定来说，针对像素的二维块的每一行的数字像素值存储于SRAM 221的一维块中。在图2中，像素的二维块的行包含104个像素，其对应于像素的每一块的104列。在所说明的实施例中，SRAM的一个块包含具有11位值的104个元件以与图像传感器像素的二维块中的列的数目相对应。在其它实施例中，SRAM 221的每一块包含c个元件以存储来自所述ADC的c个数字图像信号。读出电路224还包含具有第一尺寸及第二尺寸的动态随机存取存储器(“DRAM”)226的二维阵列。在所说明的实施例中，DRAM的一个块具有1024的第一尺寸及26的第二尺寸以用于存储26，624个12位像素值。对应地，图像传感器像素的实例二维块的104列与256行的积也为26 ,624，且DRAM的二维阵列的第二尺寸(26)为SRAM块的元件(104)被读出单元300中的DRAM块的数目(4)除的商。在一些实施例中，DRAM的每一块存储X个数字图像信号，其中X为整数且为c与r的积。
[0020]图2展示SRAM221的一个块及DRAM 226的一个块，因为针对像素阵列202中的图像传感器像素的每一二维块存在SRAM 221的一个块及DRAM 226的一个块。然而，DRAM 226的每一块从SRAM 221的超过一个块接收数字像素值。在一些实施例中，每一SRAM块可经耦合以循序地将数字图像信号输出到DRAM的m个块(其中m为整数)。
[0021]图3说明根据本发明的实施例的实例读出电路中的实例读出单元300的部分。在图3中，SRAMi夬321从像素的特定二维块(例如，BOO)接收数字图像信号(像素值)。SRAM块321具有与其像素的块的专属关系，其中存储于SRAM块321中的所有像素值经由ADC 218来自像素的单个块(例如，B00)。类似地，SRAM块322也具有与像素的另一块(例如，B01)的专属关系，其中来自像素的块(例如，BOI)的所有像素值存储在SRAM 322中。SRAM块323与SRAM块324也具有与图像传感器像素的不同块(例如，B02或B03)的专属关系。
[0022]在给定SRAM块存储其像素值之后，其随后将所述像素值输出到超过一个DRAM块。在所说明的实施例中，每一 SRAM块循序地将其所存储的像素值输出到四个不同的DRAM块，其为DRAMi夬326、327、328及329。换句话说，读出单元300中的每一 DRAM块经耦合以从超过一个SRAM块接收数字图像信号(像素值)；每一SRAM块经耦合以向读出单元300中的给定DRAM块发送其数字图像信号的一部分，同时将剩余数字图像信号发送到读出单元300中的剩余DRAM块。因此，每一 DRAM块经耦合以从单个SRAM块接收其数字图像信号的一部分，且经耦合以从读出单元300中的其它SRAM块接收额外数字图像信号。在读出单元300中，存在相等数目的SRAM块及DRAM块。每一DRAM块随后经耦合以将从SRAM块接收的其数字像素值输出作为输入/输出(“10”)。DRAMi夬326输出 1 361，DRAMi夬327输出 1 362，DRAM块328输出 1 363，且DRAMi夬329输出 1 364。
[0023]图4说明根据本发明的实施例的多个读出单元300A到300D及图像信号处理选择电路(“I SPSC" ) 475。ISPSC 47 5经耦合以接收由每一读出单元300A到300D输出的1信号。在图4中，ISPSC 475接收十六个1信号。ISPSC 475经配置以多路复用所述接收到的1信号以用于输出到ISP 106，使得ISP 106逐线接收数字图像信号。
[0024]在所说明的实施例中，ISPSC475包含输入输出感测放大器(“10SA”)431到434。1SA为用于DRAM的输入/输出外围设备。在图4中，每一1SA接收来自给定读出单元的所有1信号。举例来说，10SA431接收来自读出单元300A的所有1信号，且10SA432接收来自读出单元300B的所有1信号。多路复用器(“MUX”)436从1SA 431到434中的每一者接收输出，且多路复用所述输出以将数字图像信号馈送到ISP 106，使得ISP 106逐线接收数字图像信号。在所说明的实施例中，ISP 106—次接收四个12位像素值。
[0025]所揭示的实施例具有输出比使用每像素块两个SRAM块的常规读出电路更高的帧率的潜在优势。在所揭示的实施例中，可以10MHz的时钟频率同时将四个像素值提供到ISP106，其允许400MHz的有效读出频率。通过使用DRAM而非SRAM作为第二存储器时钟，允许1信号并行输出而不是经由多路复用器循序地输出。这就减少了在用于图像传感器的常规读出电路中所发生的瓶颈效应。
[0026]依据计算机软件及硬件来描述以上所解释的过程。所描述的技术可构成在有形或非暂时性机器(例如，计算机)可读存储媒体内体现的机器可执行指令，所述指令当由机器执行时将致使所述机器执行所描述的操作。此外，过程可体现在硬件内，例如，专用集成电路(“ASIC1’)或其它硬件。
[0027]有形的非暂时性机器可读存储媒体包含以由机器(例如，计算机、网络装置、个人数字助理、制造工具、具有一或多个处理器的集合的任何装置等等)可存取的形式提供(即，存储)信息的任何机制。举例来说，机器可读存储媒体包含可记录/不可记录媒体(例如，只读存储器(R0M)、随机存取存储器(RAM)、磁盘存储媒体、光存储媒体、快闪存储器装置等等)O
[0028]不希望本发明的所说明的实例的以上描述(包含摘要中所描述的内容)为穷尽性的或将本发明限于所揭示的精确形式。所属领域的技术人员将认识到，尽管本文中出于说明性目的描述了本发明的特定实施例及本发明的实例，但在本发明的范围内可能做出各种修改。
[0029]依据以上详细描述可对本发明做出这些修改。所附权利要求书中使用的术语不应解释为将本发明限于本说明书所揭示的特定实施例。而是，本发明的范围全部由所附权利要求书确定，应根据权利要求解释的既定原则来解释所附权利要求书。
【主权项】
1.一种成像系统，其包括: 图像传感器像素阵列;及 读出电路，其包含: 模/数转换器“ADC”，其经耦合以从所述图像传感器像素阵列中的像素的二维块读出模拟图像信号； 静态随机存取存储器“SRAM”的块，其经耦合以从所述ADC接收数字图像信号，其中所述数字图像信号代表从像素的所述二维块读出的所述模拟图像信号;及 动态随机存取存储器“DRAM”的块，其耦合到所述SRAM的块以接收所述数字图像信号的一部分，其中所述DRAM的块还经耦合以从SRAM的额外块接收额外数字图像信号，且其中所述SRAM的块经耦合以循序地将所述数字图像信号的剩余部分输出到额外DRAM块。2.根据权利要求1所述的成像系统，其进一步包括: 图像信号处理选择电路“ISPSC”，其经耦合以从所述DRAM的块接收所述数字图像信号的所述部分及所述数字图像信号的所述剩余部分作为输入/输出“10”信号，其中所述ISPSC经耦合以多路复用所述1信号以用于输出到图像信号处理器“ISP”。3.根据权利要求2所述的成像系统，其中所述ISPSC也经耦合以从所述额外DRAM块接收所述额外数字图像信号作为额外1信号。4.根据权利要求2所述的成像系统，其进一步包括: 所述ISP，其将所述1信号处理成数字图像。5.根据权利要求4所述的成像系统，其进一步包括: 移动行业处理器接口 “MIPI”，其经耦合以从所述ISP接收所述数字图像。6.根据权利要求1所述的成像系统，其中像素的所述二维块为整数c列乘整数r行，且其中所述SRAM的块经耦合以存储来自所述ADC的整数c个数字图像信号。7.根据权利要求6所述的成像系统，其中所述DRAM的块存储整数X个数字图像信号，其中整数X为所述整数c与所述整数r的积。8.—种图像传感器，其包括: 图像传感器像素阵列;及 读出电路，其具有读出单元阵列，其中每一读出单元包含: 多个模/数转换器“ADC”，其经耦合以从所述图像传感器像素阵列中的像素的整数m个二维块读出模拟图像信号； 静态随机存取存储器“SRAM”的多个块，其经耦合以从所述ADC接收数字图像信号，其中所述数字图像信号代表从像素的所述二维块读出的所述模拟图像信号，且其中所述SRAM的多个块的数量也计数为所述整数m ；及 动态随机存取存储器“DRAM”的多个块，其耦合到所述SRAM的块，所述DRAM的多个块也计数为所述整数m，每一 SRAM的块经耦合以循序地将所述数字图像信号输出到所述DRAM的块中的每一者，其中所述读出单元中的每一者经耦合以输出所述数字图像信号作为多个输入/输出“10”信号，所述1信号的数量也计数为所述整数m。9.根据权利要求8所述的图像传感器，其进一步包括: 图像信号处理选择电路“ISPSC”，其经耦合以从所述读出单元阵列接收所述多个1信号，其中所述ISPSC经配置以多路复用所述多个1信号以用于输出到图像信号处理器“ISP”，使得所述ISP逐线从所述DRAM的块接收所述数字图像信号。10.根据权利要求9所述的图像传感器，其中所述ISPSC包含输入输出感测放大器“1SA”，其经耦合以从每一读出单元接收所述整数m数量的1信号。11.根据权利要求10所述的图像传感器，其中所述ISPSC包含耦合到所述1SA的多路复用器，所述多路复用器选择是否将所述整数m数量的1信号馈送到所述ISP。12.根据权利要求8所述的图像传感器，其中每一SRAM的块为一维阵列，其具有与像素的所述二维块中的列c的数目相同的第一数目的元件，且其中每一DRAM的块为第一尺寸乘第二尺寸的二维阵列，其中所述第一尺寸为与所述图像传感器像素阵列中的行的数目相同的第二数目，且所述第二尺寸为所述第一数目被所述整数m除的商的第三数目。13.根据权利要求8所述的图像传感器，其中像素的所述二维块为整数c列乘整数r行，且其中所述SRAM的块中的每一者经耦合以存储来自所述ADC的所述整数c数量的所述数字图像信号。14.根据权利要求13所述的图像传感器，其中所述DRAM的块中的每一者存储由所述多个SRAM块输出的整数X个所述数字图像信号，其中所述整数X为所述整数c与所述整数r的积。15.根据权利要求14所述的图像传感器，其中所述图像传感器为互补金属氧化物半导体“CMOS”图像传感器。16.—种用以读出图像传感器像素阵列的读出电路，其包括: 读出单元，其中每一读出单元包含: 多个模/数转换器“ADC”，其经耦合以从所述图像传感器像素阵列的整数m个二维块读出模拟图像信号； 静态随机存取存储器“SRAM”的多个块，其经耦合以从所述ADC接收数字图像信号，其中所述数字图像信号代表从像素的所述二维块读出的所述模拟图像信号，且其中所述SRAM的多个块的数量也计数为所述整数m ；及 动态随机存取存储器“DRAM”的多个块，其耦合到所述SRAM的块，所述DRAM的多个块也计数为所述整数m，每一 SRAM的块经耦合以循序地将所述数字图像信号输出到所述DRAM的块中的每一者，其中所述读出单元中的每一者经耦合以输出所述数字图像信号作为多个输入/输出“10”信号，所述1信号的数量也计数为所述整数m。17.根据权利要求16所述的读出电路，其进一步包括: 图像信号处理选择电路“ISPSC”，其经耦合以从所述读出单元阵列接收所述多个1信号，其中所述ISPSC经配置以多路复用所述多个1信号以用于输出到图像信号处理器“ISP”，使得所述ISP逐线从所述DRAM的块接收所述数字图像信号。18.根据权利要求17所述的读出电路，其中所述ISPSC包含输入输出感测放大器“10SA”，其经耦合以从每一读出单元接收所述整数m数量的1信号。19.根据权利要求18所述的读出电路，其中所述ISPSC包含耦合到所述1SA的多路复用器，所述多路复用器在所述整数m数量的1信号之间进行选择以馈送到所述ISP。
【文档编号】H04N5/372GK106067955SQ201610089976
【公开日】2016年11月2日
【申请日】2016年2月18日 公开号201610089976.X, CN 106067955 A, CN 106067955A, CN 201610089976, CN-A-106067955, CN106067955 A, CN106067955A, CN201610089976, CN201610089976.X
【发明人】沈杰, 瞿旻, 李贤瑞
【申请人】全视科技有限公司