值进行比较，对有用信号进行甄别判断。
[0027]进一步地，所述N为大于或等于4，且小于或等于20的整数。
[0028]第二方面，本发明实施例还提供了一种像素读出芯片，包括多个如第一方面所述的像素单元电路。
[0029]进一步地，所述像素读出芯片包括:
[0030]104行X72列像素阵列；
[0031]9个如权利要求1-5任一项所述的像素单元电路；
[0032]每条所述像素单元电路中包含104行X72列的像素，像素深度为20位。
[0033]进一步地，所述像素读出芯片的帧刷新频率大于或等于1.2千赫兹，所述像素读出芯片的时钟频率大于或等于20兆赫兹。
[0034]本发明实施例提出的技术方案的有益技术效果是:
[0035]本发明实施例所述的像素单元电路包括N位计数器的一计数器链，对于像素单元中通过甄别判断的有用信号进行计数统计；包括N位分别与所述计数器链连接的寄存器的一移位寄存器链，当帧刷新信号到来时，所述移位寄存器链将所述计数器链中的计数统计结果进行移位读出。能显著提高帧刷新率。
【附图说明】
[0036]为了更清楚地说明本发明实施例中的技术方案，下面将对本发明实施例描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据本发明实施例的内容和这些附图获得其他的附图。
[0037]图1是本发明【背景技术】中所述的一种积分电压读出方式电路原理图；
[0038]图2是本发明【背景技术】中所述的积分电压读出方式电路原理图对应的工作时序图；
[0039]图3是本发明【背景技术】中所述的一种单光子计数型像素读出方式原理框图；
[0040]图4是本发明【背景技术】中所述的一种主流单光子计数型像素读出芯片产品之一的像素单元电路结构框图；
[0041]图5是本发明【背景技术】中一种主流单光子计数型像素读出芯片产品之二的像素单元电路结构框图；
[0042]图6是本发明【背景技术】中所述的三模冗余和仲裁逻辑框图；
[0043]图7是本发明【背景技术】中所述的一种DICE Latch的晶体管级电路图；
[0044]图8是本发明实施例一所述的像素单元电路结构框图；
[0045]图9是本发明实施例一所述的像素单元电路读出部分的门级结构框图；
[0046]图10是本发明实施例一所述的像素单元电路读出部分帧刷新时的工作时序图；
[0047]图11是本发明实施例二所述的一款单光子计数型像素读出芯片的整体结构框图。
【具体实施方式】
[0048]为使本发明解决的技术问题、采用的技术方案和达到的技术效果更加清楚，下面将结合附图对本发明实施例的技术方案作进一步的详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0049]下面结合附图并通过【具体实施方式】来进一步说明本发明的技术方案。
[0050]实施例一
[0051]图8是本实施例所述的像素单元电路，如图8所示，本实施例所述的像素单元电路包括:
[0052]—电荷灵敏前置放大器1，对像素的探测器信号进行低噪声放大；
[0053]—甄别器2，用于将进行低噪声放大后的探测信号同阈值进行比较，对有用信号进行甄别判断；
[0054]—计数器链3，包括N位计数器，对于根据甄别判断结果对有用信号进行计数统计;
[0055]一移位寄存器链4，包括N位元寄存器，分别与所述计数器链3连接，当帧刷新信号到来时，所述移位寄存器链4将所述计数器链3中的计数统计结果进行移位读出。
[0056]需要说明的是，本实施例所述的像素单元电路在模拟前端部分利用电荷灵敏前置放大器I对探测器信号进行低噪声放大，能保证像素读出芯片的低噪声性能。甄别器2将前放输出同阈值进行比较，从而对有用信号完成甄别判断；甄别结果送给计数器进行计数统计。
[0057]为了将信号进一步放大滤波，便于甄别，本实施例还可在所述电荷灵敏前置放大器I与所述甄别器2之间，采用成形/放大模块5将所述进行低噪声放大后的探测信号进一步放大滤波。此时，所述甄别器2，用于将所述放大滤波后的探测信号同阈值进行比较，对有用信号进行甄别判断。
[0058]本发明实施例所述的像素单元电路包括N位计数器的一计数器链3，对于像素单元中通过甄别判断的有用信号进行计数统计；包括N位分别与所述计数器链3连接的寄存器的一移位寄存器链4，当帧刷新信号到来时，所述移位寄存器链4将所述计数器链3中的计数统计结果进行移位读出。能降低读出死时间，提升芯片的帧刷新率指标。
[0059]其中，N为大于I的整数，优选为N大于或等于4小于或等于20的整数。例如N为20，所述计数器链3在每个像素单元中包括一个20位计数器，即按照每个像素I兆赫兹的计数率，以每秒I帧的刷新率进行刷新，恰好计满计数器的20位。如果以更快的刷新率进行刷新，那么在同样的计数率下所需的计数器位数将相应减少。对应地，所述移位寄存器链4也在每个像素单元中包括20位移位信息，各计数器位分别与对应的移位寄存器位连接。
[0060]进一步地，在读出部分，本发明实施例同各同类产品有较大差异。为了避免数据读出阶段对计数器的占用，本实施例所述的像素单元电路中需设计彼此独立工作、且位数相同的计数器链3和移位寄存器链4各一条。两者间仅在帧刷新信号到来时发生数据交换，其占用时间为一个时钟周期。
[0061]另外，所述像素单元电路还包括一配置寄存器模组，与所述移位寄存器链4连接。当帧刷新信号到来时，所述配置寄存器模组向所述移位寄存器链4的输入端输入下一帧的配置信息，同时所述移位寄存器链4将上一帧的计数统计结果从输出端输出，所述配置信息和所述计数统计结果不重叠地通过所述移位寄存器链4。
[0062]本实施例所述的像素单元电路的配置信息将利用同一条移位链进行输入，当帧刷新信号到来时，移位链上的配置信息被刷新至各像素单元对应位的配置寄存器中。例如，当帧刷新信号到来时，读出部分的具体工作细节如下:
[0063]当帧刷新信号在时钟上升沿到来时，所述甄别器2与所述计数器链3信号通路被屏蔽，以使所述计数器链3中的所述上一帧的计数统计结果被封锁；
[0064]从随后的时钟下降沿开始的第一个时钟周期内:所述配置寄存器模组变为透明锁存状态，所述移位寄存器链4上的配置信息被刷新到所述配置寄存器模组中的各对应的配置寄存器，作为所述像素单元电路对应的像素单元的下一帧的工作状态定义；
[0065]从所述时钟下降沿开始的第二个时钟周期内:被封锁的计数器链3中的所述上一帧的计数统计结果被加载至所述移位寄存器链4中；
[0066]从所述时钟下降沿开始的第三个时钟周期内:所述计数器链3的所述计数统计结果被清零，同时所述计