设计工作量的显著提升，同时也可能牺牲一定的最高帧刷新率水平。在帧刷新信号到来时，各单元间短时间将进行大量数据交换，因此需仔细规划该部分时序，进行充分的仿真，避免竞争冒险现象的发生。
[0082]如前文所述，单元内计数器和移位锁存器的位数应完全相同。该位数N应由目标帧刷新率Fr和像素单元的最高计数率水平M确定，即应该使得:2NFr>M，即N>log2 (M/Fr)。计数深度应取该最小值的向上取整整数或增加I位，更深的计数深度将不可能被使用，而无谓降低帧刷新率指标。优选地，计数器深度可以考虑设计成可选，则可以在不同的计数率水平下获得最尚的帧刷新率指标。
[0083]单元数字电路的版图布局需要仔细规划，避免数字电路翻转时对模拟电路产生串扰。优选地，可按工作频率的由低至高依次使该部分电路同模拟电路相远离，从而增加同灵敏模拟电路的物理隔离。通常应该有锁存器、计数器、移位寄存器的工作频率依次由低至高分布O
[0084]相邻像素的移位寄存器链的输入和输出将顺次连接，通常按照列向分布，从而每列像素形成一条较长的移位寄存器链。由于帧刷新率同每条移位链上的像素个数直接相关，在像素阵列规模一定的情况下，为了提高帧刷新率水平，优选的方式是将像素阵列按列分为几个独立的群组，每个群组共用一条移位链，不同群组间的移位链彼此独立工作，从而增加了并行性，缩短了移位链的长度。然而不能无限制增加移位链的并行数，否则将占用大量芯片引脚资源。
[0085]本实施例针对目前单光子计数型像素读出芯片各类产品死时间大、帧刷新率不能满足要求，并且由于结构限制很难进一步提高的问题，所提出的一种像素读出芯片，具有高帧刷新率，该像素读出芯片能在保证其他性能指标不变的前提下，使帧刷新率在目前的主流产品水平上提升十倍以上，并显著减少死时间，同时降低对系统时钟频率的要求。除此之夕卜，还可以兼顾单事例翻转的抗辐照加固设计需求，降低配置寄存器的设计复杂度，在非常有限的像素单元电路面积内，节省由大量冗余的寄存器电路所占用的空间。
[0086]以上所述，仅为本发明的较佳实施例而已，并非对本发明作任何形式上的限制；凡本行业的普通技术人员均可按说明书附图所示和以上所述而顺畅地实施本发明；但是，凡熟悉本专业的技术人员在不脱离本发明技术方案范围内，可利用以上所揭示的技术内容而作出的些许更动、修饰与演变的等同变化，均为本发明的等效实施例；同时，凡依据本发明的实质技术对以上实施例所作的任何等同变化的更动、修饰与演变等，均仍属于本发明的技术方案的保护范围之内。
[0087]注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
【主权项】
1.一种像素单元电路，其特征在于，包括: 一电荷灵敏前置放大器，对像素的探测器信号进行低噪声放大； 一甄别器，用于将进行低噪声放大后的探测信号同阈值进行比较，对有用信号进行甄别判断； 一计数器链，包括N位计数器，对于根据甄别判断结果对有用信号进行计数统计，其中N为大于I的整数； 一移位寄存器链，包括N位寄存器，分别与所述计数器链的N位计数器连接，当帧刷新信号到来后，将所述计数器链的N位计数器中的计数数据锁存加载至所述移位寄存器链的N位寄存器中。2.如权利要求1所述的像素单元电路，其特征在于，所述像素单元电路还包括一配置寄存器模组，与所述移位寄存器链连接； 当帧刷新信号到来时，所述配置寄存器模组向所述移位寄存器链的输入端输入下一帧的配置信息，同时所述移位寄存器链将上一帧的计数统计结果从输出端输出，所述配置信息和所述计数统计结果不重叠地通过所述移位寄存器链。3.如权利要求2所述的像素单元电路，其特征在于，当帧刷新信号到来时，具体包括: 当帧刷新信号在时钟上升沿到来时，所述甄别器与所述计数器链信号通路被屏蔽，以使所述计数器链中的所述上一帧的计数统计结果被封锁； 从随后的时钟下降沿开始的第一个时钟周期内:所述配置寄存器模组变为透明锁存状态，所述移位寄存器链上的配置信息被刷新到所述配置寄存器模组中的各对应的配置寄存器，作为所述像素单元电路对应的像素单元的下一帧的工作状态定义； 从所述时钟下降沿开始的第二个时钟周期内:被封锁的计数器链中的所述上一帧的计数统计结果被加载至所述移位寄存器链中； 从所述时钟下降沿开始的第三个时钟周期内:所述计数器链的所述计数统计结果被清零，同时所述计数器链的封锁被解除。4.如权利要求1所述的像素单元电路，其特征在于，在所述计数器链的封锁被解除之后还包括: 所述计数器链中的N位计数器开始在新一帧中对过阈的有用信号进行计数统计，所述新一帧的配置信息从所述移位寄存器链的输入端输入，同时上一帧的计数数据从移位链输出端输出，配置数据流和计数数据流恰好不重叠的通过移位链进行流动。5.如权利要求1所述的像素单元电路，其特征在于，在所述电荷灵敏前置放大器与所述甄别器之间，还包括成形/放大模块，用于将所述进行低噪声放大后的探测信号进一步放大滤波； 所述甄别器，用于将所述放大滤波后的探测信号同阈值进行比较，对有用信号进行甄别判断。6.如权利要求1所述的像素单元电路，其特征在于，所述N为大于或等于4且小于或等于20的整数。7.一种像素读出芯片，其特征在于，包括多个如权利要求1-5任一项所述的像素单元电路。8.如权利要求7所述的像素读出芯片，其特征在于，包括: 104行X72列像素阵列； 9个如权利要求1-5任一项所述的像素单元电路； 每条所述像素单元电路中包含104行X72列的像素，像素深度为20位。9.如权利要求8所述的像素读出芯片，其特征在于，所述像素读出芯片的帧刷新频率大于或等于1.2千赫兹，所述像素读出芯片的时钟频率大于或等于20兆赫兹。
【专利摘要】本发明实施例公开了一种像素单元电路及像素读出芯片，像素单元电路包括：一电荷灵敏前置放大器，对像素的探测器信号进行低噪声放大；一甄别器，用于将进行低噪声放大后的探测信号同阈值进行比较，对有用信号进行甄别判断；一计数器链，包括N位计数器，对于根据甄别判断结果对有用信号进行计数统计，其中N为大于1的整数；一移位寄存器链，包括N位元寄存器，分别与所述计数器链连接，当帧刷新信号到来时，所述移位寄存器链将所述计数器链中的计数统计结果进行移位读出。本发明实施例的技术方案能降低读出死时间，提升芯片的帧刷新率指标。
【IPC分类】H04N5/372, H04N5/378
【公开号】CN105100654
【申请号】CN201510599716
【发明人】魏微, 李怀申, 李绍富, 蓝克坚, 江晓山, 樊磊, 张 杰, 宁哲, 卢云鹏, 欧阳群, 刘鹏, 朱科军
【申请人】中国科学院高能物理研究所
【公开日】2015年11月25日
【申请日】2015年9月18日