数器链3的封锁被解除；
[0067]之后计数器、移位寄存器和配置寄存器分别独立工作。
[0068]循环上述操作直至读出所述像素单元电路对应的像素单元所有的帧。
[0069]图9给出了读出部分更具体的门级电路结构框图。其中各部分电路仅以其最基本的组成部分示意，表明设计思路，但并不局限于图中所示的具体电路形式。凡是基于该结构的衍生电路结构，均在本发明涵盖范围内。图10给出了像素单元电路在帧刷新信号到来前后的关键工作时序。
[0070]如图9、图10所示，在正常工作状态，计数器持续对甄别脉冲进行计数，而移位寄存器作为整体移位的一段，参加计数数据的移位读出，同时将配置信息进行移位输入；当帧刷新信号(图中frame信号)在时钟上升沿到来时，依次发生四个步骤的动作:计数器同数据源，即甄别器输出断开，数据被封锁，对应图中pixeldown信号；从随后的时钟下降沿开始的一个时钟周期内，像素单元电路中的配置寄存器变为透明锁存状态，移位链上的配置信息被刷新到像素单元各对应的配置寄存器中，对应图中refresh信号，作为该像素单元下一帧的工作状态定义；接下来的一个时钟周期(仍然从时钟下降沿开始)，被封锁的计数器计数数据被锁存加载至移位链中，对应图中load_Shiftb信号；在第三个时钟周期中(从时钟下降沿开始)，计数器结果被清零，同时数据封锁被解除，对应图中counte^clear信号。至此之后，计数器和移位链又可完全独立工作:计数器开始在新一帧中对甄别过阈信号计数；下一帧的配置信息从移位链输入端输入，同时上一帧的计数数据从移位链输出端输出，配置数据流和计数数据流恰好不重叠的通过移位链进行流动。直到帧刷新信号再次到来时，重复上述的过程。
[0071]其中，需要说明的是，配置寄存器主要用于存储各像素的工作模式控制位信息，包含阈值信息，像素使能信息以及电荷极性信息等。在每帧工作期间，配置信息以静态电平的方式控制甄别器等模拟电路的工作状态，从而对信号的甄别判断进行调整控制，因而会影响计数结果；在帧刷新信号到来时刷新为下一帧的配置状态，从而控制新一轮的计数工作模式。移位链的每一位可带有一位配置寄存器或者空载，在帧信号到来的refresh信号期间进行刷新。每个像素对应配置寄存器的位数由具体应用需求决定，但不多于移位寄存器链的长度，本例为八位。在配置寄存器在位数不多于移位寄存器链，且和移位链单元一一对应的前提下可以以任意组合同移位寄存器链连接。
[0072]按照这样的读出方式，在每帧中计数器不用等待读出完成后再开始新一帧的计数，即计数和读出是完全独立的。在每帧时间中，计数器仅在帧刷新信号到来的3.5个时钟周期内被占用，因此死时间仅为3.5倍的时钟周期。按照20MHz的典型时钟来计算，也就是每帧的死时间仅为175ns，相比目前最新主流产品典型的每帧3ms的死时间，其性能指标至少提升了十倍。并且当时钟频率提高时，死时间还将相应减小。
[0073]由于读出时间和死时间已经无关，因此不必再利用高速时钟，也不必再挑战高速数字电路设计来尽量减少读出时间。按照本发明所述的读出结构，像素单元内的移位寄存器长度需要和计数器深度完全一致，同时也表示了每帧时间的时钟周期数。假设计数器深度为N位，移位链上的像素单元数为M，时钟频率为F，则每帧的时钟周期数为(M*N+1)，也就是帧刷新率为F/(M*N+1)。其中计数深度N—般小于20位，像素单元数M通常为1000，因此在20MHz的时钟频率下，帧刷新率就将达到1kHz，相比目前最新主流产品不到10Hz的帧刷新率水平，性能指标也提升了十倍。在此过程中，并未采用高速时钟，因此模数之间的串扰将会得到有效控制；同时也不需要复杂的电路设计，可实施性强。考虑到在高帧刷新率指标下，计数深度一般可以缩短，例如10位，那么帧刷新率指标还将进一步升高。
[0074]按照本发明所述的工作方式，各像素单元每帧的配置信息将通过移位寄存器输入，并实现每帧的更新。这样，一旦发生单事例翻转事件，造成了某位配置信息锁存位在正常工作期间的错误翻转，其造成的错误影响也将在紧接着的下一帧被修正。由于同时实现了高的帧刷新率，因此影响是非常有限的。这样一来，配置寄存器即可采用较为常规的锁存器设计，而避免设计较为复杂的冗余逻辑，在本已非常有限的像素单元电路中占用大量版图空间。另一方面，常规的像素芯片的配置信息通常仅在上电阶段加载一次，正常工作时一般不更新，而三模冗余电路对于两次错误翻转将无法检测。因此一旦发生两次相同点的错误翻转，像素芯片将会在错误的状态下持续工作，持续获得错误数据。本发明采用帧刷新的方式彻底避免了这种情况的发生，将错误影响局限在很短时间内，保证电路在绝大部分时间内都工作在正常工作状态中。
[0075]通过两条独立工作的计数器链3和移位链，降低读出死时间，同时对芯片的帧刷新率指标有显著提升。通过配置寄存器帧刷新的方式，避免了复杂的锁存器抗辐照加固设计。本发明具有结构可靠，可实施性强，可扩展性强等特点。
[0076]实施例二
[0077]在实施例一的基础之上，本实施例提出了一种像素读出芯片，包括多个如实施例一所述的像素单元电路。图11是本发明实施例二所述的一款单光子计数型像素读出芯片的整体结构框图，如图11所示，所述像素读出芯片采用多个如实施例一所述的像素单元电路，可实现对芯片所包含的所有像素陈列中的像素进行像素读取。
[0078]为了使本技术领域的人员更好的理解本发明的技术方案，下面结合实施例及附图对本发明产品作进一步的说明。
[0079]按照本发明所述的工作方式，发明人完成了一款单光子计数型像素读出芯片的设计。芯片包含104行X72列像素阵列，按列分割成9条独立工作的移位链，即每条移位链中包含104行X8列共832个像素，像素计数深度为20位。经过实际流片和测试，芯片能良好工作在20MHz甚至更高的系统时钟频率下，且并未发现模数电路之间的串扰。这表明读出芯片能工作在1.2kHz的帧刷新率频率下，每帧死时间小于175ns。该像素芯片的规模同目前市场上的主流芯片相当，模拟部分的实测性能指标也同该类芯片持平，然而帧刷新率指标和死时间指标相比主流芯片提升了近10倍，并且芯片并未依赖高速时钟或者高速电路设计。这证明本发明所述的结构和设计方法具有很好的可实施性。
[0080]为了保证像素读出芯片可对探测器微弱信号进行处理，首先应该保证像素单元电路中良好的模拟前端电路的设计，特别是电荷灵敏前置放大器，它决定了整个像素芯片的噪声水平和最小可探测的信号。模拟前端电路的设计可遵循核电子学经典的电路设计方法，仔细设计电荷灵敏前放输入管尺寸，从而获得最优的信噪比水平。由于高帧刷新率通常意味着高的事例率水平，因此需仔细设计电荷灵敏前放的反馈结构，使得输出信号底宽满足所需的计数率水平。甄别器电路要求能够对甄别阈值进行微调，通常可以由4?6位的数摸变换电路实现。
[0081]单元数字电路整体上可由图9所示的计数器、移位寄存器和锁存器三部分组成。在像素单元面积允许的情况下，各数字门级电路可以采用标准单元库实现。优选地，各数字门级电路还可采用全定制的方法设计，这将有效节省像素单元面积，但也意味着