通过延迟数据信号的前缘(用于接通)而不是后缘(用于断开)的延迟电路62来驱动主要驱动器56。由延迟电路62内的数据输入DIN及数据输出D0UT波形来展示此种情况。通过延迟数据信号的后缘(用于断开)而不是前缘(用于接通)的延迟电路60来驱动源极跟随器驱动器58。随着所述数据信号的前缘的到来，源极跟随器驱动器58立即接通，紧随其后的是主要驱动器56。随着所述数据信号的下降边缘的到来，主要驱动器56立即断开，紧随其后的是源极跟随器驱动器58。此使源极跟随器驱动器58能够在其接通及断开转变期间提供共模负载到主要驱动器56以减少共模电压波动。
[0031]因此，理想地，主要驱动器56仅在源极跟随器驱动器58处于其稳定状态(无论处于隐性状态还是显性状态)时切换。
[0032]因为源极跟随器驱动器58通过源极跟随器42及44来驱动输出，所以在NM0S晶体管46及PM0S晶体管52的栅极上的输入电压与其输出之间存在电压降。出于此原因，源极跟随器驱动器58不能够驱动充分大的差分电压以满足CAN总线的需要。因此，其作为补充驱动器使用以改进主要驱动器56的ΕΜΕ性质，其使用适合于驱动CAN总线上的大差分电压的开路漏极FET。
[0033]在替代实施例中，可删除高电压保护共源共栅晶体管48及52。也可删除阻挡二极管26及28，或可将其放置在电路中的其它节点处。此外，可使用其它技术用于确保源极跟随器驱动器58在主要驱动器56接通之前接通且在主要驱动器56断开之后断开。
[0034]在一些实施例中，串行传输使用非归零(NRZ)格式。
[0035]图3说明本发明的第二实施例。图3不同于图2的是共源极低电压PM0S晶体管66及NM0S晶体管68以反并联方式分别与源极跟随器NM0S晶体管46及PM0S晶体管52连接。PM0S晶体管66使其源极及主体连接到NM0S晶体管46的漏极且使其漏极连接到NM0S晶体管46的源极及主体。PM0S晶体管66的栅极由与主要驱动器PM0S晶体管16并联的主要驱动器56的栅极驱动器14来驱动而非由源极跟随器驱动器斜坡产生器50来驱动。
[0036]同样地，共源极NM0S晶体管68使其源极及主体连接到PM0S晶体管52的漏极且使其漏极连接到PM0S晶体管52的源极及主体。NM0S晶体管68的栅极由与主要驱动器NM0S晶体管18并联的主要驱动器56的栅极驱动器14来驱动而非由源极跟随器驱动器斜坡产生器50来驱动。
[0037]图3的实施例的优点是专门用于源极跟随器驱动器58中的高电压晶体管48及54的芯片面积的更有效使用。高电压FET在CAN传输器的输出电路中是所需的，因为其提供与通常在C0MS集成电路中使用的常规低电压FET相比强得多的对电故障条件及静电放电的抗损坏能力。然而，针对相同输出驱动电流，高电压FET与低电压FET相比需要大得多的芯片面积。在图2中展示的实施例中，源极跟随器驱动器58中的高电压共源共栅晶体管48及52仅在信号的接通及断开阶段期间传导，且在所述驱动器完全接通时不提供输出驱动电流。主要驱动器56上拉高侧总线线路20上的电压足够高以断开源极跟随器NM0S晶体管46，及下拉低侧总线线路22上的电压足够低以断开源极跟随器PM0S晶体管52。其结果是，通过高电压共源共栅晶体管48及54的电流在完全接通状态期间下降到零。专门用于高电压共源共栅晶体管48及54的相当大的芯片面积产生抑制共模电压波动的益处，但在其完全接通状态中不提供传输器的驱动电流。
[0038]图3的实施例通过添加与源极跟随器NM0S晶体管46反并联的共源极PM0S晶体管66且添加与源极跟随器PM0S晶体管52反并联的共源极NM0S晶体管68来改进传输器的面积效率。晶体管66及68的栅极由分别与主要驱动器输出晶体管16及18并联的主要驱动器栅极驱动器14驱动。晶体管66及68与主要驱动器晶体管16及18在相同的时间接通及断开，且通过高电压共源共栅晶体管48及54传导电流。因为其连接在与主要驱动器晶体管并联的共源极配置中，所以其栅极到源极控制电压独立于总线线路20及22上的电压。当总线线路20被拉高且总线线路22被拉低时，甚至当这些总线线路上的电压断开源极跟随器晶体管46及52时，晶体管66及68继续通过晶体管48及54传导电流。因为高电压晶体管54及48现在提供在完全接通状态中的传输器的驱动强度，所以在实现与图2中展示的实施例相同的输出驱动电流的同时，可减少主要驱动器晶体管16及18的大小。
[0039]图4说明本发明的第三实施例，其借助于与图3的电路相比更简单的电路可用于减少驱动器面积(与图2的实施例相比较)。在此实施例中，图3中的主要驱动器14的高电压晶体管16及18被完全去除，且完全接通状态的驱动电流流过共源极低电压晶体管66及68及其相关联的任选高电压共源共栅晶体管48及54。此简化与图3中所示的实施例相比较的电路，同时保持其为了驱动接通状态输出电流而对高电压共源共栅晶体管48及54完全利用的一些优势。然而，共源极晶体管66及68与高电压共源共栅晶体管48及54将必须做得与图3中其对应物相比显著更大，因为其现在必须在不存在主要驱动器晶体管16及18的情况下驱动完全输出电流。由于其对高电压共源共栅晶体管48及54的低效使用，总FET面积与图2的实施例相比可为更低，但总晶体管面积与图3的实施例相比可为更高，这是因为晶体管68及54与晶体管66及48的串联组合将具有与在图3中的主要驱动器14中使用的单一晶体管18及晶体管16相比更高的每单位面积电阻。
[0040]在另一实施例中，如果源极跟随器驱动器与主要驱动器FET同时切换，那么实现减少在状态之间的转变期间的共模电压波动的类似优点，这是由于源极跟随器驱动器的低阻抗主导总线线路上的切换效果，但在实际电路中，各种FET的转变的此精确定时相对困难。因此，在此实施例中，不需要延迟电路60及62。
[0041]尽管已展示及描述本发明的特定实施例，但所属领域的技术人员应了解，在不脱离在其更广方面中的本发明的情况下，可做改变及修改。所附权利要求书在其范围内涵盖在本发明的真实精神及范围内的所有此类改变及修改。
【主权项】
1.一种用于总线的驱动器，其中所述总线包括两个导体，所述驱动器包括: 主要驱动器，其包括: 第一驱动MOSFET，其具有耦合到所述总线的第一导体的漏极及耦合到第一电压的源极；及 第二驱动MOSFET，其具有耦合到所述总线的第二导体的漏极及耦合到低于所述第一电压的第二电压的源极， 其中施加到所述主要驱动器的第一输入数据状态致使所述第一驱动MOSFET朝向所述第一电压拉所述第一导体且致使所述第二驱动MOSFET朝向所述第二电压拉所述第二导体，且其中施加到所述主要驱动器的第二数据状态致使所述第一驱动MOSFET及所述第二驱动MOSFET断开以便为高阻抗；及 源极跟随器电路，其包括: 第一源极跟随器M0SFET，其具有耦合到所述第一导体的源极及耦合到所述第一电压的漏极；及 第二源极跟随器M0SFET，其具有耦合到所述第二导体的源极及耦合到所述第二电压的漏极， 其中施加到所述源极跟随器电路的所述第一输入数据状态致使所述第一源极跟随器MOSFET朝向所述第一电压拉所述第一导体且致使所述第二源极跟随器MOSFET朝向所述第二电压拉所述第二导体，且其中所述第二数据状态致使所述第一源极跟随器MOSFET及所述第二源极跟随器MOSFET断开以便为高阻抗， 其中所述第一源极跟随器MOSFET及所述第二源极跟随器MOSFET经控制以与所述第一驱动MOSFET及所述第二驱动MOSFET接通同时接通或在其接通之前接通，且 其中所述第一源极跟随器MOSFET及所述第二源极跟随器MOSFET经控制以与所述第一驱动MOSFET及所述第二驱动MOSFET断开同时断开或在所述第一驱动MOSFET及所述第二驱动MOSFET已断开之后断开。2.根据权利要求1所述的驱动器，其中所述第一源极跟随器MOSFET及所述第二源极跟随器MOSFET经控制以在所述第一驱动MOSFET及所述第二驱动MOSFET接通之前接通，且 其中所述第一源极跟随器MOSFET及所述第二源极跟随器MOSFET经控制以在所述第一驱动MOSFET及所述第二驱动MOSFET已断开之后断开。3.根据权利要求1所述的驱动器，其中所述第一源极跟随器MOSFET经由第一共源共栅MOSFET使其源极耦合到所述第一导体，且其中所述第二源极跟随器MOSFET经由第二共源共栅MOSFET使其源极耦合到所述第一导体。4.根据权利要求1所述的驱动器，其中所述第一源极跟随器MOSFET及所述第一驱动MOSFET经由第一二极管耦合到所述第一导体，且其中所述第二源极跟随器MOSFET及第二驱动MOSFET经由第二二极管耦合到所述第二导体。5.根据权利要求1所述的驱动器，其进一步包括: 用于所述源极跟随器电路的第一延迟电路，所述第一延迟电路接收数据信号，其中所述第一延迟电路延迟所