第四功率合路器PC33的两个输入端连接。第二单元DY主要用于调整经过第三电路A3或第四电路A4的信号的延迟时间及幅度大小，其具体架构请参阅图8所示的实施方式。
[0084]图7为本发明消减电路300第三实施方式的架构图。请一并参阅图2至图7，在本实施方式中，消减电路300包括主延迟线DL、多个第一延迟线DLl、多路第一电路Al及第二模块。主延迟线DL的输入端作为消减电路300的输入端，与第一耦合器CPLl连接以获取部分发射信号，此发射信号经过消减电路300后将产生消减信号。
[0085]主延迟线DL的输出端经由第一功率分配器PDO与两路第一电路Al中的第一级支路电路连接。在第一电路Al中，第i级(2 = i = n，i为整数)支路电路的第二功率分配器PDi的输入端与第1-1级支路电路的第二功率分配器ro(1-1)的第二输出端连接，第i级支路电路的第二功率合路器PCi的输出端与第1-Ι级支路电路的第二功率合路器PC(1-l)的第二输入端连接。最后一级(即第η级)支路电路的第二功率分配器TOn的第二输出端与第一延迟线DLl的输入端连接。
[0086]举例而言，在第三实施方式中，消减电路300包括两路第一电路Al，每一路第一电路Al包括四级支路电路。每一路第一电路Al的第一级支路电路包括第二功率分配器ro1、第一单元DX及第二功率合路器PCl，一路第一电路Al的第二级支路电路包括第二功率分配器TO2、第一单元DX及第二功率合路器PC2。第一级支路电路中的第二功率分配器HH的输入端与第一功率分配器F1DO的一个输出端连接,第二功率合路器PCl的输出端与第一功率合路器PCO的一个输入端连接。在第一电路Al中，第二级支路电路的第二功率分配器PD2的输入端与第一级支路电路的第二功率分配器roi的第二输出端连接，第二级支路电路的第二功率合路器PC2的输出端与第一级支路电路的第二功率合路器PCl的第二输入端连接，第一电路Al的最后一级(即第四级)支路电路的第二功率分配器PD4的第二输出端与第一延迟线DLl输入端连接。
[0087]在第二电路A2中，第三电路A3的多级支路电路(即m级支路电路，m为整数)按照图4所示的连接方式进行连接，该m级支路电路还与第四电路连接。在本实施方式中，第一延迟线DLl的输出端与第三功率分配器TO21的输入端连接，第三功率合路器PC21的输出端连接第二功率合路器PCn的第二输入端连接。在第三电路A3的第j级(2 = j = m, j为整数)支路电路中，第三功率分配器H)2j的输入端与第三功率分配器H)2(j-1)的第二输出端连接，第三功率合路器PC2j的输出端与第三功率合路器PC2(j-l)的第二输入端连接。第m级支路电路的第三功率分配器Η)2πι的第二输出端与第四功率分配器TO33的输入端连接，所述第m级支路电路的第三功率合路器PC2m的第二输入端与所述第四功率合路器PC33的输出端连接。
[0088]举例而言，在第三实施方式中，第二电路A2包括两路第三电路A3，且第三电路A3均包括二级支路电路，第三电路A3中的第一级支路电路包括第三功率分配器TO21、第二单元DY及第三功率合路器PC21，第三电路A3中的第二级支路电路包括第三功率分配器PD22、第二单元DY及第三功率合路器PC22，第三功率合路器PC21的输出端连接第二功率合路器PC4的第二输入端连接。在第二级(即j等于二)支路电路中，第三功率分配器TO22的输入端与第三功率分配器Η)21的第二输出端连接，第三功率合路器PC22的输出端与第二功率合路器PC21的第二输入端连接。
[0089]本发明的功率分配器和功率合路器可使用常用之威尔金森功率分配器(Wilkinson power divider)。因功率分配器如和功率合路器都有固定的插损(Insert1nLoss)值。当经过的功率分配器或功率合路器越多，消减信号在消减电路的插损值就越大。即消减信号的值就越小。当消减信号在第二耦合器CPL2的输入端的值太小时，就不利于减少信号的干扰。因此，在设计中，第一耦合器CPLl与第二耦合器CPL2应为耦合量较大的耦合器，从而使得消减信号在第二耦合器CPL2的输入端的值足够大，同时，也使得发射信号在第一耦合器CPLl主线的插损小，发射机TX的效率变高。
[0090]请参阅图8，图8为第一单元DX和第二单元DY —实施方式的架构图。在本实施方式中，第一单元DX和第二单元DY均包括第二延迟线DL2和衰减器DSA (Digital StepAttenuat1n),其中，第二延迟线DL2和衰减器DSA串联连接,第二延迟线DL2受控于控制器400以调整消减信号的延迟时间，衰减器DSA也受控于控制器400以调整消减信号的衰减量，在本实施方式中，第二延迟线DL2和衰减器DSA均为常用的可调式受控元器件，如可编程式的受控延迟线、数字步进型衰减器，它们的内部结构在此不再详述。
[0091]请参阅图9，图9为本发明匹配电路Ml实施方式的电路示意图。在本实施方式中，匹配电路Ml包括第一电容Cl、第二电容C2、第一电感L1、第二电感L2及变容二极管(varactor d1de) Dl0第一电容Cl的一端作为匹配电路Ml的第一输入端,另一端与第二电容C2的一端、第一电感LI的一端连接。第二电容C2的另一端作为匹配电路Ml的输出端，第一电感LI的另一端与变容二极管Dl的阴极、第二电感L2的一端连接，变容二极管Dl的阳极接地，第二电感L2的另一端作为匹配电路Ml的第二输入端。匹配电路Ml的第一输入端连接第三耦合器CPL3，第二输入端连接控制器400，输出端连接天线200。其中，第一电感LI可用一定长度的导线设计而成，在高频环境中该导线可作为电感使用，第二电感L2应选用高频扼流圈，以使得第二输入端只能接收到输入电压，而不会有高频信号从所述第二输入端泄漏出去。在工作时，顺向功率检测电路FWD和逆向功率检测电路REV检测收发电路100的发射功率和从天线200反射回来的逆向功率,控制器400获取所述发射功率和逆向功率并调整第二输入端的输入电压，以控制变容二极管Dl内部的顺向和逆向电容量，实现收发电路100与天线200间的阻抗匹配，从而降低天线200的反射信号对接收机RX的干扰。
[0092]请参阅图10，图10为消减电路300的部分支路电路的延迟时间示意图。如图10所示，传输路径Px3指的是信号从消减电路300输入端经过支路电路P3到达消减电路300输出端而出现的延迟时间，相似地，图10中的其他传输路径Px4-Pxl0亦代表信号经过特定的支路电路P4-P10而出现的延迟时间。图10中两条虚线之间的区域Dtl代表泄漏信号从图1中的发射机TX经由环行器CIR到达第二耦合器CPL2的可能出现的延迟时间。控制器400独立对每一个第一单元DX进行控制，在本实施方式中，控制器400独立控制每条支路电路中第二延迟线DL2的延时特性和衰减器DSA的衰减量，以使得经过消减电路300的每个支路电路的信号具有不同的延迟时间和幅度。因各路支路电路的信号最终通过功率合路器PC合为一路输出，即具有不同延迟时间和幅度的信号将相互组合以产生与所述泄漏信号具有相同的延迟时间和幅度的消减信号，从而降低泄漏信号对接收信号的干扰，提高接收机RX的接收能力。
[0093]请参阅图11，图11为消减电路300的部分支路电路的延迟时间示意图。如图11所示，传输路径Py21指的是信号从消减电路300输入端经过支路电路P21到达消减电路300输出端而出现的延迟时间，相似地，图11中的其他传输路径Py22-Py28亦代表信号经过特定的支路电路P22-P28而出现的延迟时间。图11中两条虚线之间的区域Dt2代表近场干扰信号从图1所示的天线200经由环行器CIR到达第二耦合器CPL2可能出现的延迟时间。控制器400独立对每一个第二单元DY进行控制，在本实施方式中，控制器400独立控制每条支路电路中第二延迟线DL2的延时