一种低延迟机载千兆以太网交换架构的制作方法
【技术领域】
[0001]本发明属于计算机网络通讯技术，涉及高速率、低延迟以太网交换架构的设计改进。
【背景技术】
[0002]在采用以太网进行数据传输的机载测试系统中，各数据节点具有相对固定的传输路由和稳定的数据传输率的特点，对传输网络的传输延迟和稳定性具有较高的要求。另外，对于精密时钟同步协议IEEE1588的支持，由于通用交换机需要满足各个网络端口的动态变化，其交换结构和调度机制的设计通常会导致数据帧传输延迟以及具有较大的离散性，从而对时钟同步精度产生较大影响。
[0003]由于在机载测试系统中对各数据采集节点的时钟同步要求较高，因此，采用传统的通用交换架构实现机载网络测试的性能指标要求具有较大的困难。针对机载测试系统中数据传输的特点和要求，设计一种特殊专用的机载千兆以太网交换架构是提高机载网络交换机性能指标的有效途径。
【发明内容】
[0004]本发明解决的问题:
[0005]现有通用交换机由于需要满足各个网络端口的动态变化，其交换结构和调度机制的设计会导致数据帧传输延迟以及具有较大的离散性问题，从而对时钟同步精度产生较大影响。
[0006]为解决上述技术问题，本发明采用以下技术方案实现:
[0007]本发明提供了一种低延迟的机载千兆以太网交换架构，其特征在于，包括控制器电路、核心交换电路以及与控制器电路和核心交换电路相连接的外围电路，控制器电路与核心交换电路由同一个核心FPGA器件实现，外围电路包括依次连接的网络端口、物理层芯片及MAC层高速缓存电路，MAC层高速缓存电路根据端口数量由多片外围FPGA器件来实现。本发明针对预设置固定路由交换拓扑，该交换架构未采用传统的通用交换机的存储转发方式，而是直接通过建立核心FPGA器件和外围FPGA器件组成的硬件电路来实现电路级交换，从而在很大程度上降低了数据传输延迟。
[0008]进一步的，核心交换电路由多个数据选择器来实现，每个数据选择器则由核心FPGA器件内部的逻辑资源来生成。本发明的实现采用了通用交换机的网络端口、物理层芯片和FPGA器件，将MAC层高速缓存电路根据端口数量由多片外围FPGA器件来实现，而且不需要专用的时钟协议器件和交换器件，因此能够灵活地实现交换机功能添加和裁减，适用于多种应用场合的需要。
[0009]进一步的，控制器电路可根据预设置的路由表建立输入输出端口的电路连接关系，所述电路连接关系可以一直保持到下一次重新设定，核心交换电路包括多路数据选择器，控制器电路根据设置的电路连接关系发出数据选择器所需的地址码，从而建立起两个网络端口间的电路连接，待该电路连接稳定后，控制器电路发起由输入端口缓存器到输出端口缓存器的数据搬移。
[0010]该架构采用预设置固定路由进行数据交换，不允许在工作过程中改变交换连接关系及拓扑结构。另外，为了提高交换效率，特别简化了交换调度及流量控制策略。
[0011]本发明的优点是:
[0012]1.在机载测试系统中，对于高精度的时钟同步要求，由于本交换架构能够保证数据帧在交换内部的延迟时间不会出现较大的波动，因此为时钟同步算法实现高精度提供了可靠保障；
[0013]2.该交换架构的实现采用了通用交换机的外围芯片和FPGA器件，不需要专用的时钟协议器件和交换器件，因此能够灵活地实现交换机功能添加和裁减，适用于多种应用场合的需要，同时也具有较低的开发成本和生产成本。
【附图说明】
:
[0014]图1为核心交换电路示意图；
[0015]图2为交换架构示意图；
[0016]图3为交换架构硬件配置示意图。
【具体实施方式】
[0017]该交换架构可采用一定容量规模的通用FPGA器件以及相应的外围电路来完成实施，【具体实施方式】包括以下几个主要内容:
[0018]核心交换电路:交换架构的核心交换电路由多个数据选择器来实现，每个数据选择器则由FPGA内部的逻辑资源来生成。该交换电路要求支持1M/1OOM/1000M以太网的传输速率，因此其内部交换速率应满足最高传输速率要求。选用目前新系列的FPGA器件，其性能指标能很好地满足该交换电路的指标要求。
[0019]以Xilinx Virtex6为例，该器件中每个SLICE中包含2个6输入LUT单元，每个LUT可配置为一个4选I数据选择器，因此，在该结构中，将5个LUT串行联接可实现一个I位16选I数据选择器。如要实现一个16bit的数据链路，则可将16个相同的数据选择器并联实现。具体结构可参考图1。
[0020]控制器电路:核心交换电路由控制单元电路控制操作，包括以下主要功能:具体结构可参考图2。
[0021]1.设置交换电路的连接关系:通过对多路数据选择器的选择控制端输出正确的地址码来实现交换节点的通断。
[0022]2.时序产生:产生输入端口数据缓存到输出端口数据缓存的读写时序，以完成数据的搬移。
[0023]3.调度与流量控制:通过分时控制交换电路的选通来实现简单的调度及拥塞控制。
[0024]4.外部接口:实现与处理器单元的连接。
[0025]控制器电路与核心交换电路由同一个大容量FPGA器件来实现，涉及使用了 FPGA内部的逻辑资源和存储器资源。由单片FPGA器件来实现同时也保证了控制器电路和核心交换电路的紧耦合，有利于简化外围电路，提高交换性能和可靠性。
[0026]5.网络端口及MAC层高速缓存电路:以太网物理层电路由通用物理层芯片来实现；以太网协议层(MAC层)电路仍使用大容量FPGA来实现；MAC层高速缓存电路使用同一FPGA器件中的存储器资源实现。
[0027]根据交换机的端口数量可使用一定数量的外围FPGA器件来实现整个交换架构。其中，核心交换及控制器电路由一片高容量核心FPGA器件来承担，网络端口及高速缓存电路可根据端口数量由若干片中等容量外围FPGA器件承担。该交换架构的硬件组成图参见图3。
【主权项】
1.一种低延迟的机载千兆以太网交换架构,其特征在于,包括控制器电路、核心交换电路以及与控制器电路和核心交换电路相连接的外围电路，控制器电路与核心交换电路由同一个核心FPGA器件实现，外围电路包括依次连接的网络端口、物理层芯片及MAC层高速缓存电路，MAC层高速缓存电路根据端口数量由多片外围FPGA器件来实现。2.根据权利要求1所述的低延迟的机载千兆以太网交换架构，其特征在于，核心交换电路由多个数据选择器来实现，每个数据选择器则由核心FPGA器件内部的逻辑资源来生成。3.根据权利要求1所述的低延迟的机载千兆以太网交换架构，其特征在于，控制器电路可根据预设置的路由表建立输入输出端口的电路连接关系，所述电路连接关系可以一直保持到下一次重新设定，核心交换电路包括多路数据选择器，控制器电路根据设置的电路连接关系发出数据选择器所需的地址码，从而建立起两个网络端口间的电路连接，待该电路连接稳定后，控制器电路发起由输入端口缓存器到输出端口缓存器的数据搬移。
【专利摘要】本发明提供了一种低延迟的机载千兆以太网交换架构，其特征在于，包括控制器电路、核心交换电路以及与控制器电路和核心交换电路相连接的外围电路，控制器电路与核心交换电路由同一个核心FPGA器件实现，外围电路包括依次连接的网络端口、物理层芯片及MAC层高速缓存电路，MAC层高速缓存电路根据端口数量由多片外围FPGA器件来实现。
【IPC分类】H04L12/931
【公开号】CN105634995
【申请号】CN201410608041
【发明人】单文军, 郭平凡, 杨廷梧, 何晓文, 周雪纯
【申请人】中国飞行试验研究院
【公开日】2016年6月1日
【申请日】2014年10月31日