管理射频电路中的杂散的制作方法
【专利摘要】公开了管理射频电路中的杂散。在一些实施例中，集成电路可包括射频合成器，配置为在与所关心的频率相关的选择频率处提供本地振荡器(LO)信号。该集成电路还可包括重新计时电路，该重新计时电路包含接收具有第一频率的时钟信号的第一输入、接收与该LO信号有关的本地定时信号的第二输入、以及输出。该重新计时电路可被配置为提供本地定时输出信号，该本地定时输出信号是基于本地重新计时信号的时钟信号的经频率调节的版本。该集成电路可进一步包括数字电路，该数字电路包含输入以在接收模式中接收该本地定时输出信号作为数字时钟信号。
【专利说明】
管理射频电路中的杂散
技术领域
[0001] 本公开总体上设及管理射频电路、忍片或系统中的杂散的电路和方法。
【背景技术】
[0002] 射频(RF)接收器被用在广泛的设备中，包括但不限于电视、广播、移动电话、呼机、 全球定位系统(GPS)设备、电缆调制解调器、无绳电话、Π 打开系统、W及接收或发送RF信号 的其他设备。在一些示例中，RF接收器可利用频率变换或混合。
[0003] 大多数典型的RF接收器使用振荡器和模拟乘法器或混合器来执行频率变换或混 合。振荡器通常将输出W正弦波或具有调谐频率(打〇)的周期波形的形式的本地振荡器(L0) 信号。混合器可被配置为将RF输入信号频谱(可在具有特定中屯、频率(fcH)的目标信道处包 含期望的频谱内容）与L0信号混合W形成输出信号，该输出信号具有频率等于两个输入频 率之和与之差（即fcH+fLO和fcH-fLO)的频谱内容。运些成分中的一个形成变换到期望的IF频 率的信道中屯、频率，而其他成分可被过滤掉。
[0004] 不幸地，敏感的模拟电路或接收器电路可对来自邻近电路的干扰敏感。具体地，邻 近电路可产生电磁干扰，该电磁干扰可被禪合到接收信道中并且可将噪声或杂散引入所关 屯、的信道中。因此，禪合来自邻近电路的干扰可在单片集成电路、单一封装中的多个忍片、 或甚至在印刷电路板上的多个忍片中呈现问题。
【发明内容】
[0005] 在一些实施例中，集成电路可包括射频(RF)合成器，配置为在RF输入信号内W与 所关屯、的信道有关的选择频率提供本地振荡器化0)信号。集成电路可进一步包括重新计时 电路，该重新计时电路包括:第一输入，W接收时钟信号;第二输入，W接收与L0信号有关的 本地重新计时信号；W及输出，W提供本地定时输出信号。本地定时输出信号可W是基于本 地重新计时信号的时钟信号的频率调节的版本。集成电路也可包括数字电路，其包含输入 W接收本地定时输出信号作为数字时钟信号。
[0006] 在其他实施例中，集成电路可包括时钟系统，配置为在与所关屯、的频率相关的选 择频率处提供本地定时信号。时钟系统可包括时钟信号发生器，该时钟信号发生器包含配 置为从时钟信号源接收时钟信号的输入，并且包含输出W提供本地定时信号。时钟系统还 可包括重新计时电路，该重新计时电路包含第一输入W接收具有第一频率的时钟信号、第 二输入W接收本地定时信号、W及输出。重新计时电路可被配置为提供本地定时输出信号。 集成电路还可包括控制器，配置为确定工作模式并响应于确定该工作模式而选择性地提供 控制信号W选择本地定时输出信号与时钟信号中的一个。
[0007] 在又一些其他的实施例中，一种方法可包括:在集成电路的第一输入处从时钟源 接收具有第一频率的时钟信号；W及使用具有第二频率的本地定时信号来对该时钟信号重 新计时W产生本地定时输出信号，该第二频率与所关屯、的频率有关。此方法可进一步选择 性地包括重新定时数字电路，该重新定时数字电路使用时钟信号和本地定时输出信号中的 一个而不改变数字电路的平均工作频率。
【附图说明】
[0008] 图1是根据本公开的特定实施例的包括配置为对信号重新计时(re-clock)的时钟 系统的集成电路的框图。
[0009] 图2A是根据本公开的某些实施例的包含时钟系统的集成电路的框图，该时钟系统 被配置为向禪合到数字电路的数字路由（digital route)提供重新计时的输出信号W对该 数字电路重新计时而控制杂散。
[0010] 图2B是根据本公开的某些实施例的包含时钟系统的集成电路的框图，该时钟系统 被配置为向数字路由提供重新计时的输出信号并且向直流化C)-DC转换器提供重新计时的 输出信号。
[0011] 图3A是示出多个信号脉冲的周期信号相对于时间的曲线图。
[0012] 图3B是根据某些实施例的图3A的信号的重新计时版本相对于时间的曲线图。
[OOK]图4A是根据本公开的某些实施例的假定一致的逻辑活动、周期时钟脉冲的图2A-B 的系统的数字路由内W分贝（地)计的逃逸电流相对于电流的频率的曲线图。
[0014] 图4B是根据本公开的某些实施例的假定重新取样的时钟脉冲的图1的系统的数字 路由内W分贝（地)计的逃逸电流相对于电流的频率的曲线图。
[0015] 图5是根据本公开的某些实施例的包括配置为对一个或多个输出信号选择性地重 新计时的射频电路的系统的框图。
[0016] 图6A是根据本公开的某些实施例的由理想化的脉宽调制（PWM)逃逸电流波形和 PWM逃逸电流波形的重新计时版本产生的频谱密度的曲线图。
[0017] 图6B是根据本公开的某些实施例的由PWM逃逸电流波形的重新计时产生的频谱密 度的曲线图。
[0018] 图7A是根据本公开的某些实施例的使用低侧注入的图5的电路的DC-DC转换器逃 逸电流的第N和第(N+1)谐波的频率谱图，其中，在期望的接收信道频带周围示出了频谱扩 展，但在频率中有偏移。
[0019] 图7B是根据本公开的某些实施例的使用高侧注入的图5的电路的DC-DC转换器逃 逸电流的第N和第(N+1)谐波的频率谱图，其中，在期望的接收信道频带周围示出了频谱扩 展，但在频率中有偏移。
[0020] 图8是根据本公开的某些实施例的包括配置为对一个或多个输出信号选择性地重 新计时的射频电路的系统的框图。
[0021] 图9A是根据本公开的某些实施例的图8的系统的直流(DC)到DC(DC-DC)转换器逃 逸电流的第N和第(N+1)谐波的频率谱图（低侧注入），其中，W期望的接收信道频带为中屯、 示出了频谱扩展。
[0022] 图9B是根据本公开的某些实施例的图8的系统的DC-DC转换器逃逸电流的第N和第 (化1)谐波的频率谱图（高侧注入），其中，W期望的接收信道频带为中屯、示出了频谱扩展。
[0023] 图10A是针对不同的接收带中超过1000个不同的接收信道的没有重新定时的DC- DC转换器的W地计的DC-DC转换器逃逸电流裕度相对于频率的曲线图。
[0024] 图10B是根据本公开的特定实施例针对不同的接收带中超过1000个不同的接收信 道具有重新定时的DC-DC转换器的WdB计的DC-DC转换器逃逸电流裕度相对于频率的曲线 图。
[0025] 图11是根据本公开的某些实施例的重新计时电路的方法的流程图。
[0026] 在W下讨论中，在多个实施例中使用相同的附图标记W指代相同或类似的元件。
【具体实施方式】
[0027] 邻近电路中的切换事件与信号可在敏感的模拟电路和RF接收器电路中产生噪声 或干扰。在示例中，来自集成电路内工作的数字电路、集成电路内工作的直流到直流(DC- DC)转换器的电路或其任意组合的切换的谐波可产在RF频带(诸如在2.4G化处）中产生噪声 或杂散(spur),其中所接收的信号可具有微伏特(μν)范围中的振幅。在一些示例中，频率计 划技术可包括通过当期望的接收信道变化时改变工作的频率来控制用于接通集成电路 (1C)的所有电路的频率W减少期望的通带中的杂散。然而，在通常连接至其他忍片外电路 的微控制器单元(MCU)中，在不影响系统的工作的情况下，有时不能改变工作的频率。
[0028] W下描述了电路和方法的实施例，可使RF通带处或附近的杂散能量减少或为零， 该杂散能量可从DC-DC转换器、数字路由、使用经由数字路由发送的时钟信号控制的或驱动 的数字电路、从忍片级(chip-level)通用输入/输出(GPI0)、其他数字电路或其任意组合禪 合而来。还可实施重新计时而不改变电路中任何一个的平均工作频率且不扩展该杂散能 量。在一些实施例中，本电路和方法可将此零点放置在RF通带中或附近W基于本地振荡器 化0)信号对数字电路重新计时来提供关于杂散的带阻滤波效应，该本地振荡器信号被产生 并被用于接收选择的信道。尽管杂散仍可由于数字切换而存在于RF频谱中，但可通过本文 中描述的重新计时远离选择的RF通带移动杂散。
[0029] 在特定实施例中，可设置电路，该电路可使用本地定时信号对时钟信号重新定时 或重新计时W将频谱零点放置在RF通带中或附近。在一些实施例中，时钟信号的重新定时 保持平均工作频率;然而，由于重新定时，瞬时频率可根据周期的不同而变化，其中变化可 被控制在限制内。在某些实施例中，相对于被重新定时的时钟信号的频率，重新定时时钟可 被选择在较高的频率从而可控制此变化。
[0030] 在某些进一步实施例中，RF接收器电路可被配置为W数个不同的RF频带工作，可 经由带选择控制信号来选择运些工作频带。在选择的频带内，RF接收器电路可被配置为基 于信道选择信号来调谐选择的信道。响应于信道选择信号，RF接收器电路可产生本地振荡 器化0)信号，该本地振荡器信号可被用于从所选择信道的原始RF信道频率向下变频(down- convert) 所选择的信道 W 降低频率。如此，所选择信道的中屯、频率可被向下变频到IF(中 频）。也可基于所选择信道和所选择带中的一个或两者来调节此IF。示例频带和信道包括 Zigb说够带和信道(例如，I邸E 802.15.4)、WiFi带和信道(例如，802. lla/b/g/n)、其他期 望的频带和信道或它们的任意组合。RF接收器电路还可被配置为W单一频带工作，如果需 要的话。也可实施其他变化。
[0031] 关于图1、图2A-B、图5和图8在下文描述了电路的可能的示例实施例，可配置为对 集成电路内经由数字路由提供到数字电路(例如，数字处理电路、MCU、数字接口、其他数字 电路或它们的任意组合）的一个或多个时钟信号重新计时和/或对DC-DC转换器(例如，PWM 电路、其他输出电路或它们的任意组合）内的电路重新计时。图3A-B和图4A-B提供了具有和 没有对数字电路的重新计时的工作的示例比较。图6A-B和图1OA-B提供了具有和没有对DC- DC转换器输出电路的重新计时的工作的示例比较。图7A-7B提供针对图5的实施例的低侧与 高侧注入的示例实施例。图9A与9B提供针对图8的实施例的低侧与高侧注入的示例实施例， 使用化L来WRF信道为中屯、。图11提供应用重新计时的示例过程流程。注意到，运些示例实 施例可按需被组合地使用或者被它们自己使用，而且也可在仍利用本文中描述的重新计时 实施例时实施附加的特征、不同的特征或其两者，该重新计时实施例使用本地振荡器化0) 信号W对数字信号重新计时W减少被接收的RF信道内的切换干扰。
[0032] 图1是根据本公开的特定实施例的包括配置为对数字信号重新计时的时钟系统 122的集成电路100的框图。集成电路100可包括禪合到外部时钟源(诸如晶体振荡器104)的 射频(RF)电路102"RF电路102可包括RF前端电路106,可被配置为接收来自信号源(诸如天 线108)的RF信号。RF前端电路106可接收RF信号W及由于数字切换干扰产生的噪声。RF前端 电路106可包括禪合到时钟系统122的输入、禪合到控制器(诸如微控制器单元(MCUH18)的 输入/输出、W及禪合到模拟至数字转换器(ADC) 110的输入的输出。ADC110可包括接收外部 时钟信号的输入、禪合到MCU 118的控制输入/输出、W及禪合到一个或多个数字电路112的 输入的输出。数字电路112可包括接收具有选择的频率的数字时钟(时IG)的时钟输入，该选 择的频率可W是外部时钟频率或重新计时的频率。数字电路112可包括禪合到MCU 118的输 入/输出并且可包括禪合到功率放大器(PA) 114的输出。PA 114可包括禪合到MCU 118的输 入/输出并且可包括禪合到发送天线116的输出。
[0033] MCU 118可包括接收数字时钟的时钟输入并且可包括禪合到输入/输出（I/O)接口 120的输出，该输入/输出（I/O)接口 120可包括一个或多个通用1/0。1/0接口 120可包括配置 为接收数字时钟的时钟接口 122dMCU 118还可被禪合到时钟系统122的I/O和DC-DC转换器 130的IALMCU 118还可被禪合到多路复用器129的选择输入W提供重新计时控制信号。
[0034] 时钟系统122可包括射频(RF)合成器124,该射频合成器124包括接收信道信号的 第一输入，选择要在接收频带内调谐的信道;接收带信号的第二输入，选择工作的接收频 带;从晶体振荡器104接收外部时钟信号的第Ξ输入;W及提供具有本地振荡器频率(肝〇)的 本地时钟信号的输出。还注意到，如果RF电路102被配置为W单一频带工作，则可移除带信 号输入。时钟系统122可进一步包括时钟信号发生器126,该时钟信号发生器126包括禪合到 振荡器的输出的输入、禪合到重新计时电路128的输入的输出、W及禪合到DC-DC转换器130 的时钟电路132的输出。时钟信号发生器126可包括禪合至化C-DC转换器130的PWM电路134的 第二输出。重新计时电路128可包括禪合到晶体振荡器104的输入、禪合到时钟信号发生器 126和RF合成器124中的至少一个的输入、W及禪合到多路复用器129的第一输入的输出，该 多路复用器129具有禪合到晶体振荡器104的第二输入W接收外部时钟信号。RF合成器124 可包括多个组件并且是可配置为提供周期定时信号(诸如本地振荡器信号）的电路，该周期 定时信号可具有可编程的频率。此外，如本文中所使用的，关于电路组件或运种组件的输入 与输出的术语"第一"和"第二"被用于区分彼此并且不意在暗示任何特定顺序或安排。多路 复用器129可包括输出W向一个或多个电路提供数字时钟。
[0035] DC-DC转换器130可包括时钟电路132,配置为从时钟信号发生器126接收时钟信 号，该时钟信号发生器126提供DC-DC工作频率(诸如例如8MHz时钟信号KDC-DC转换器130 可包括脉宽调制器(PWM)电路134,其可被禪合到时钟电路132的输出并且从时钟信号发生 器126接收信号W对PWM信号(例如，对本地振荡器频率做除法，例如，fLo/4)重新计时。PWM电 路134可产生包括多个脉宽调制的脉冲的输出信号，该多个脉宽调制的脉冲可被用于向相 关联的电路提供功率。在一些实施例中，电容器可被禪合到PWM电路134的输出W储存电荷， 可被用于向多种电路提供功率。
[0036] 在一些实施例中，来自在集成电路内工作的数字电路(例如，MCU 118、数字处理电 路112和其他电路）、在集成电路内工作的直流到直流(DC-DC)转换器130的电流或它们的任 意组合的切换的谐波可产生噪声，该噪声可被感应地禪合到RF前端106中。在一些示例中， 数字切换干扰可在RF频率处，即在被选择来调谐的RF信道中。通过使用来自RF合成器124的 基于本地振荡器化0)的信号(fLo)W对数字切换重新计时，频谱零点可被放置在RF通带处或 附近W基于来自RF合成器124的L0信号来对数字电路重新计时而提供关于杂散的带阻过滤 效果。通过对数字电路中的一个或多个重新计时，可从接收频率过滤掉或转移归因于切换 谐波的感应噪声。由于L0信号频率(肝〇)将与RF信道的中屯、频率偏离某一中频(LFK可根据 不同的接收带而变化），干扰切换频率也可基本上与RF信道偏离。
[0037] 在接收模式中，MCU 118可控制多路复用器12則尋重新计时的本地振荡器信号提供 到数字电路112、MCU 118、1/0电路120的时钟接口 122、DC-DC转换器130、其他电路或者它们 的组合。在发送模式中，MCU 118可控制多路复用器12則尋外部时钟信号提供到数字电路 112、MCU 118 和时钟接口 122。
[003引在一些实施例中，来自PWM电路134的PWM信号可被提供到开关和电感器，该开关和 电感器可被禪合到输出电容器(诸如图2中的输出电容器222)，该输出电容器可储存电荷并 向忍片上的内部电路提供经调节的功率。MCU 118可控制时钟信号发生器126向时钟电路 132提供基于L0的时钟信号，该时钟电路132可调节PWM信号内转换的边沿定时，减少所关屯、 的信道中的切换噪声，W及减少来自外部电容器的逃逸电流。在一些实施例中，PWM电路134 可产生具有发生在L0信号的边沿上的脉冲转换的PWM信号，运从RF信道中移去切换干扰。在 一些实施例中，MCU 118可确定所关屯、的接收信道并且可控制RF合成器124产生具有一频率 的L0信号，该频率与所关屯、的频率偏离。
[0039] 在一些实施例中，DC-DC转换器130可将功率提供到集成电路100的电路，包括数字 电路、模拟电路和无线电电路。DC-DC转换器130可利用基于RF合成器124的时钟源或者可利 用另外的时钟信号，诸如DC-DC转换器130内部的自激振荡器。在一些实施例中，DC-DC转换 器130在某些模式期间可使用它自己的内部时钟而在接收模式期间可利用来自RF合成器 124的基于L0的时钟信号。在一些实施例中，在接收操作期间可对数字路由（例如，数字电路 112)和DC-DC转换器130重新计时，但在接收操作期间可向数字路由提供外部时钟，同时可 使用基于L0时钟的时钟信号继续对DC-DC转换器130重新计时。在一些实施例中，时钟信号 和重新计时的本地振荡器信号中的至少一个可被提供到I/O接口 120。在一些实施例中，外 部时钟信号和重新计时的时钟信号两者可被提供到数字路由。
[0040] 应该认识到，图1的集成电路100表示了可实现重新计时功能的电路的一个可能的 说明性示例。可使用多种电路来实现重新计时操作。在一个可能的实施方式中，触发器 (flip-flop)电路可被用于对时钟信号重新计时或重新定时，如下关于图2A-B所述。
[0041] 图2A是根据本公开的某些实施例的包含电路的系统200的框图，该电路被配置为 对数字电路重新计时W控制杂散。在一些实施例中，系统200可包括时钟系统122。系统200 可从晶体振荡器104接收时钟信号，该晶体振荡器104可W是外部时钟源。晶体振荡器104可 被禪合到重新计时电路128。在此实施例中，重新计时电路128可包括边沿触发的触发器 (FF)电路204,该触发器电路204包括禪合到晶体振荡器104的数据输入。时钟系统122还可 包括RF合成器124,该RF合成器124可被配置为向FF电路204的时钟输入提供基于本地振荡 器的信号（基于LO的时钟）。在可选的实施方式中，RF合成器124可被替换为不同的定时电 路，诸如可编程的本地振荡器电路或可配置为产生选择频率处的定时信号的另一个类型的 电路。FF电路204可包括禪合到数字路由208的输出，该数字路由208可表示至一个或多个数 字电路(例如，数字信号处理器、微处理器单元(MCU)、通用输入/输出（I/OKDC-DC转换器、 其他数字电路或它们的组合)的数字信号线。数字路由208的切换活动可产生来自供应去禪 电容器(诸如电容器222)的逃逸电流。
[0042] 在一些实施例中，RF合成器124可基于选择的RF信道产生本地振荡器化0)信号并 且可向FF电路204的时钟输入提供L0信号。可通过控制器(诸如图1中的MCU 118或其他控制 电路(未示出））来选择L0信号W具有与所关屯、的频率(诸如调谐的频率)偏离的频率。响应 于L0信号，FF电路204可基于该L0信号对来自晶体振荡器104的时钟信号重新计时，该重新 计时可将相对于杂散能量的零点放置在所选择的RF频率处或附近，由此增大所选择的频率 处的信噪比。
[0043] 在示例中，晶体振荡器104可提供具有大约38.4MHz的频率的时钟信号。在一些实 施例中，RF合成器124可向FF电路204的时钟输入提供L0信号，该L0信号可直接地跟踪期望 的接收信号的频率或者是用于向下变频期望的接收信号的L0频率的一部分。L0信号可被用 于重新取样忍片或系统内的任意时钟信号。导出L0的时钟可限定低频时钟中的至少一些可 转换的定时瞬间，调节对应于L0转换的忍片定时到定时转换。
[0044] 在一些实施例中，可在忍片级处利用RF合成器124(或另一个本地振荡器根据 L0信号来设置数字逻辑路由的定时。在一些实施例中，L0信号可被用于限制通用I/O的定 时，从而使得该通用I/O可改变L0信号的定时所限定的边沿上的状态。在一些实施例中，L0 信号或L0信号的分频版本可被用于控制模拟DC-DC转换器(诸如图1中的DC-DC转换器130) 的定时，该模拟DC-DC转换器产生脉宽调制(PWM)的信号W调节忍片电压。可通过DC-DC转换 器130来设置PWM平均宽度，而可根据L0信号所限定的转换的定时来控制或量子化PWM信号 的瞬时开始和停止次数。L0信号可被用于重新取样时钟信号W在所关屯、的频率(即，选择的 信道频率)处或附近放置频谱零点。
[0045] 图2B是根据某些实施例的包含时钟系统122的电路250的框图，该时钟系统122被 配置为向数字路由208提供重新计时的输出信号并且向DC-DC转换器130提供重新计时的输 出信号。电路250包括RF合成器124(或可包括本地振荡器)和重新计时电路128。在此实施例 中，电路250可进一步包括FF电路254，该FF电路254包括数据输入，该数据输入禪合到"除W M"电路252的输出，该"除WM"电路252禪合到RF合成器124的输出。FF电路254提供输出W将 DC-DC P丽频率设置为L0频率的次谐波（sub-mu 11iP1 e)。时钟输入被禪合到RF合成器124， 并输出W提供重新计时信号来对DC-DC转换器130的PWM信号重新计时。
[0046] 图3A是描绘若干信号脉冲的周期信号相对于时间的曲线图300。出于说明性的目 的，脉冲P(t)W时刻(0)、时刻(-T)、时刻(+T)为中屯、而间隔为(Τ±ηΤ)，其中变量(η)为整 数。脉冲(P(t))的周期性可在频谱中产生周期性杂散。具体地，转换边沿引起切换干扰，该 切换干扰可被感应地禪合到RF信道中。
[0047] 图3B是根据某些实施例的图3A的信号相对于时间的重新计时版本的曲线图310。 曲线图310示出重新计时保留W时刻(0)为中屯、的脉冲(p(t))，但其他的周期脉冲可具有可 相对于周期(T)偏离的移动的边沿。可根据W下方程式来确定周期脉冲流(d(t)):
(1) 在频谱中，可根据W下方程式来确定脉冲的频率响应化(j)):
如方程所示，创建重复序列可改变频域中脉冲的傅里叶变换的过滤。通过用非整数时 钟信号来重复取样，有可能在时间上移动脉冲而不影响平均时钟频率，运远离脉冲频率移 动切换噪声。例如，低频时钟信号(Τι)的周期可W是（1/38.4MHz)而高频取样时钟信号(T2) 的周期可W是(1/600MHZ)。可根据W下方程式来确定重复序列（τ(η)):
(4)
[0048] 在图3Β中的曲线图310中，应该认识到，尽管序列内的转换边沿的瞬时定时可根据 重新计时频率定时而随着脉冲变化信号的，但平均时间周期保持不变。
[0049] 图4Α是根据本公开的某些实施例的假设一致的周期时钟脉冲的图2Α-Β的系统的 数字路由内的逃逸电流W分贝（地)计的电流大小相对于频率（WMHz计)的曲线图400。曲线 图400示出没有重新取样的数字逻辑电路的逃逸电流的频谱。曲线图400示出W规则频率间 隔发生的杂散W及杂散基本在幅度上一致。
[0050] 图4B是根据本公开的某些实施例的具有一致的逻辑活动并且假设重新取样的时 钟脉冲的图2A-B的系统的数字路由内的电流的逃逸电流分贝计)相对于频率（WMHz计） 的曲线图410。在曲线图410中，重新取样的时钟具有大约600MHz的频率，在600MHz及其谐波 处提供零点。此外，不像曲线图400中的杂散，图410中的杂散的大小变化。
[0051] 通过对选择的本地振荡器频率处的晶体振荡器信号重新计时，可在重新取样的时 钟频率及其谐波处或附近引进频谱零点W降低所选择的频率处的干扰。应该认识到，尽管 W上示例使用600MHz重新取样时钟，但重新取样时钟的频率可被选择成在期望的(选择的） 频率处放置频谱零点。
[0052] 图5是根据某些实施例的包括重新计时电路的系统500的框图。系统500可包括禪 合到晶体振荡器104的RF电路502,该晶体振荡器被配置为向节点504提供时钟信号。RF电路 502可包括禪合到节点502的时钟系统122"RF电路502还可包括中间频率(IF)模拟至数字转 换器(ADC)llO,其包括接收信号的输入、禪合到节点504的时钟输入和提供取样的数字信号 的输出。RF电路502可进一步包括重新计时电路128、多路复用器528、数字路由208(例如，配 置为向相关联的数字电路提供定时信号的导电线路）、MCU 118W及DC-DC转换器130。
[0053] 时钟系统122包括RF合成器124、重新计时电路128和时钟信号发生器126,该时钟 信号发生器126可被实施为多个分频器电路（126A、126B和126C)"RF合成器124包括禪合到 节点504的输入并且包括禪合到分频器电路126A的输入且禪合到分频器电路126B的输入的 输出。分频器电路126A可W是整数分频器电路，包括禪合到FF电路526的时钟输入的输出， 该FF电路526是重新计时电路128的一部分。FF电路526可进一步包括禪合到节点504的输入 和禪合到多路复用器528的输入的输出。多路复用器528可包括禪合到FF电路526的输出的 输入、禪合到节点504的输入和禪合到节点506的输出。多路复用器528可进一步包括配置为 从MCU 118接收控制信号的控制输入。响应于控制信号，多路复用器528可经由节点506向数 字路由208选择性地提供来自节点504的原始XO时钟信号和来自重新计时电路128的输出的 本地定时输出信号(表示原始XO时钟信号的重新定时的版本)中的一个。
[0054] 时钟系统122可进一步包括分频器电路126B，该分频器电路126B包括禪合到频率 合成器124的输出的输入。分频器电路126B可W是整数分频器，配置为对本地振荡器信号分 频并向节点514提供分频的本地振荡器信号。时钟系统122还可包括分频器电路126C，该分 频器电路126C可包括禪合到分频器电路126A的输出的输入并且可包括禪合到节点516的输 出。分频器电路126C可W是整数分频器电路。
[0055] 在一些实施例中，DC-DC转换器130可包括斜坡发生器536,该斜坡发生器536具有 禪合到节点514的输入并且包括禪合到比较器538的第一输入的输出。比较器538可包括第 二输入W接收电压，诸如参考电压、反馈电压或其他选择的电压，且该比较器538可包括禪 合到FF 540的输入的输出。FF 540可包括禪合到节点516的第二输入W从分频器电路126C 接收本地定时输出信号并且可包括输出W提供脉宽调制的（PWM)信号。DC-DC转换器130可 从节点514接收第一本地定时信号W及从节点516接收第二本地本地定时信号并且可在输 出处提供具有P丽开始和停止时亥ij (上升边沿转换和下降边沿转换）的P歷信号，该P歷开始 和停止时刻在时间上被量化为来自RF合成器124的本地振荡器化0)信号内或来自分频器电 路126C的本地输出定时信号内的转换。
[0056] 在一些实施例中，在发送操作期间（在发送模式中），MCU 118可控制多路复用器 528向数字路由208提供原始X0时钟。在一些实施例中，RF电路502不在发送模式期间对数字 路由208重新定时W避免将输出杂散引入所发送的信号中。然而，在发送模式期间，RF电路 502可对DC-DC转换器130、其他数字电路或它们的任意组合重新定时。
[0057] 在接收操作期间（在接收模式中），MCU 118可控制多路复用器528向数字路由208 提供重新定时的时钟信号W减少接收信道中的切换噪声。此外，可基于所关屯、的信道的频 率来选择用于经由FF电路526对原始X0时钟重新定时的本地时钟的频率。提供到FF电路526 的时钟输入的本地时钟迫使要被重新定时的原始X0时钟信号的转换与基于L0的信号的转 换边沿同步发生。此外，DC-DC转换器130的重新定时迫使DC-DC转换器130所产生的PWM信号 的转换与在节点516处提供的时钟信号的转换边沿一起发生，该时钟信号可W是RF合成器 124(或另一个时钟源)所提供的本地时钟信号的整数分频版本。
[0058] 在一些实施例中，可期望当使用不同的发送和接收带时调节晶体振荡器104的频 率。此策略对于窄带系统中的晶体振荡器104与低噪声放大器(LNA)的直接禪合可W是有效 的。在一些情况下，原始X0时钟信号的重新定时可使RF杂散衰减超过25地，但可在其他频率 处创建新的杂散。在一些实施例中，当系统500切换到不同的信道(不同的所关屯、的频率） 时，控制器(MCU 118)可使用多路复用器528在原始X0时钟信号与本地定时输出信号之间进 行选择来激活和关闭重新定时或者RF合成器124可响应于来自控制器(MCU 118)经由控制 线(未示出）的或来自另一信号源(未示出）的控制信号而改变重新定时频率。
[0059] 在一些实施例中，RF合成器124(或其他可编程的本地时钟发生器)可被编程为产 生具有一频率的本地振荡器化0)信号，该频率对应于所关屯、的频率(诸如接收频率或发送 频率）。11)信号可被提供到分频器电路126A和126B，该分频器电路126A和126B可根据选择的 整数来对L0信号分频W产生本地定时信号。第一本地定时信号可被分频器电路126A提供到 FF电路526的时钟输入，该FF电路526可使用第一本地定时信号来对原始X0时钟重新计时W 产生本地定时输出信号，该本地定时输出信号可被提供到多路复用器528的第二输入。第二 本地定时信号可被分频器电路126B提供到DC-DC转换器130的斜坡发生器536。第Ξ本地定 时信号可由分频器电路126C基于第一本地定时信号来产生并且可被提供到DC-DC转换器 130的FF电路540的时钟输入。
[0060] 在一些实施例中，可对DC-DC转换器130计时从而使得DC-DC转换器130的频率跟踪 L0信号的频率，使得DC-DC工作频率是L0信号的次谐波，可W在所关屯、的频率处或附近。本 地定时信号可被用于调节DC-DC转换器130的工作频率从而使得DC-DC谐波落在RF接收带之 外。
[0061] 图6A是根据某些实施例的针对没有和具有基于本地振荡器的重新取样的134k化 速率处的复杂电路中理想化的PWM波形和5%正弦变化或者600MHz处PWM波形的重新计时的 DC-DC逃逸电流的电流大小(地)相对于频率(MHz)的曲线图600。曲线图600假设用于DC-DC 转换器的10mA平均负载电流和从DC-DC转换器到低于細z(sub-細Z)接收器输入且到2.4G化 接收器输入的10抑相互电感W及具有固定的PWM脉冲开始时刻。曲线图600包括从没有对时 钟信号的重新计时的DC-DC转换器切换产生的第一频谱604。曲线图600进一步包括从使用 了在600MHz处的重新计时的本地振荡器时钟的DC-DC转换器切换产生的第二频谱606。此 夕h曲线图600示出在没有使用重新定时情况下的杂散极限在大约30地处，在2.4G化带中提 供大约5地裕度。
[0062] 在曲线图600中，重新取样的频谱606中的杂散610和612隔开大约7.68MHz，而重新 取样的频谱606在7.68MHz处产生凹口或零点608。在图6B中更加清楚地示出了凹口 608，其 中省略了频谱604而仅示出频谱606。
[0063] 图6B是根据某些实施例的针对在600MHz重新取样的W 134k化速率的负载电流中 的理想化PWM波形和5 %正弦变化的DC-DC逃逸电流的电流相对于频率的曲线图620。如图所 示，凹口 608被形成在频谱606中的大约2404MHz处，而杂散610和612分开7.68MHz。在2.4G化 带中相对于杂散极限602,重新计时的逃逸电流的频谱606提供增大的信噪比。
[0064] 在W上示例中，RF合成器124可提供具有选择的频率的L0信号。然而，在一些实施 例中，本地振荡器信号或RF合成器的输出可被进一步分频W将不同的L0信号提供到多种组 件，诸如在RF接收操作期间，转移频谱能量可另外在接收信道中将噪声诱导到所关屯、的信 道之外的频率。
[0065] 图7A是根据某些实施例的使用低侧注入的DC-DC转换器逃逸电流的第Μ和第(M+1) 谐波的频率谱图700,其中，在期望的接收信道频带周围示出了频谱扩展，但在频率上偏移。 在图5的分频器电路126Β中使本地振荡器频率除就使得DC-DC转换器130的第Μ谐波与RF 合成器124的频率相符而第(Μ+1)谐波在RF合成器124的频率之上多了DC-DC转换器130的切 换频率(例如，8MHz)。在此实施例中，图5中用来自分频器126C的来自RF合成器124的振荡器 信号的分频值经由FF电路540对PWM信号重新定时使在本地振荡器频率周围扩展的频谱衰 减，该本地振荡器频率最接近接收带的低侧。
[0066] 图7B是根据某些实施例的使用高侧注入的DC-DC转换器逃逸电流的第Μ和第(M-1) 谐波的频率谱图720,其中，在期望的接收信道频带周围示出了频谱扩展，但在频率上偏移。 在图5中的分频器电路126Β中使本地振荡器频率除就使得DC-DC转换器130的第Μ谐波与 RF合成器124的频率相符而第(Μ-1)谐波在RF合成器124的频率之下少了DC-DC转换器130的 切换频率(例如，8MHz)。在此实施例中，图6中用来自分频器126C的RF合成器124的定时信号 的分频值经由FF电路540对PWM信号重新定时使在本地振荡器频率周围扩展的频谱衰减，该 本地振荡器频率最接近接收带的高侧。
[0067] 在某些实施例中，可期望当电路处于接收模式时使用重新取样或重新计时方法所 产生的本地定时输出信号而当电路处于发送模式时使用原始X0信号。在图1、2和3的系统 100、200和500的实施例中，可基于电路的工作模式来选择性地使用重新定时的时钟。在一 些实施例中，MCU 118可通过控制多路复用器在X0时钟信号与本地定时输出信号之间选择 W提供所选择的输出时钟信号。在一些实施例中，MCU 118还可控制RF合成器124的频率W 提供选择的时钟频率，所选择的时钟频率对应于接收的RF信号中所关屯、的频率或所关屯、的 信道。
[0068] 在一些实施例中，可调节DC-DC转换器130的工作频率从而使得第N和第(N+1)谐波 W期望的接收信道周围为中屯、W降低干扰。在示例中，如果DC-DC转换器130的目标频率大 约为8MHz，那么分频器126B的本地整数分频比可被设计为当RF信道频率改变时保持DC-DC 切换频率在8MHz附近且通常在1 %内，但谐波不精确地W接收信道为中屯、。在实施例中，DC- DC转换器130的频率可通过可编程的锁相环路（PPL)电路来确定W有效地屈服小数 (fractional)分频值Μ的等效。化L电路可具有输入频率(DC-DC工作频率），其可被配置为跟 踪L0频率。W下关于图8描述化L电路实施方式的示例。
[0069] 图8是根据某些实施例的包括重新计时电路的系统800的框图。系统800包括图5中 系统500的所有元件，除了分频器电路126Β和126C被替换为可编程的化L电路804,该可编程 的化L电路804包括禪合到节点514的第一输出和禪合到节点516的第二输出。化L电路804可 包括一个或多个输入(未示出）W从控制器(诸如MCU 118)、调谐器电路(未示出）或其他一 些电路接收控制信号来对频率编程。化L电路804可相位锁定到所关屯、的频率并且可控制提 供到DC-DC转换器130的定时信号W迫使输出处的PWM信号的转换边沿与化L电路804所提供 的信号的转换定时匹配。如上所讨论的，通过对DC-DC转换器130重新定时，可远离所关屯、的 频率移动切换噪声。应该认识到，RF合成器124所提供的本地振荡器频率的选择可基于所选 择的频率所产生的移动。
[0070] 图9Α是DC-DC转换器逃逸电流的第Ν和第(Ν+1)谐波的频谱图900,具有W期望的接 收信道频带为中屯、所示的频谱扩展。根据某些实施例，DC-DC转换器谐波的定中屯、可使用低 侧注入对本地振荡器频率的小数分频来获得，或者可使用例如图8中的化L电路804来获得。 在理想化系统中，通过向DC-DC转换器130提供具有相对较高的频率(诸如8. ΟΜΗζ)的定时信 号，逃逸电流能量将从接收带中屯、频率移动正或负DC-DC转换器频率的一半。用图8中的化L 电路804所提供的定时信号经由FF电路540对PWM信号重新定时可使在定时信号的频率周围 扩展的频谱衰减，该定时信号的频率可被选择为最接近接收带的低侧。类似地，在某些实施 例中，高侧注入可影响逃逸电流频谱，如图9B所示。
[0071] 图9B是DC-DC转换器逃逸电流的第N和第(N+1)谐波的频谱图920,具有W期望的接 收信道频带为中屯、所示的频谱扩展。根据某些实施例，DC-DC转换器谐波的定中屯、可使用高 侧注入对本地振荡器频率的小数分频或者使用图8中的化L电路804来获得。在理想化系统 中，通过向DC-DC转换器130提供具有相对较高的频率(诸如8. ΟΜΗζ)的定时信号，逃逸电流 能量将从接收带中屯、频率移动正或负DC-DC转换器频率的一半。在此实施例中，用来自图8 中的化L电路804的定时信号经由FF电路540对PWM信号重新定时可使在本地振荡器频率周 围扩展的频谱衰减，该本地振荡器频率最接近接收带的高侧。
[0072] 在一些实施例中，RF合成器、时钟信号发生器126Α和化L电路804可合作W提供本 地定时信号，该本地定时信号被配置为使DC-DC转换器130的第Ν和第Ν+1谐波W选择的中屯、 频率(诸如低噪声放大器的中屯、频率)为中屯、，但谐波可能不精确地W接收信道为中屯、。通 常，图5中的分频器126A-C可在一个或多个整数分频比之间循环W获得小数分频Μ。可能不 优选运样的实施例，因为有时可能发生附加的频谱扩展。对于小数分频Μ，图8中的化L 804 可被用于避免运种附加的频谱扩展。使谐波W所选择的中屯、频率为中屯、可允许频谱由于在 DC-DC转换器130中的可变脉宽调制的最大扩展。
[0073] 图10Α是针对不同的接收带中超过1000个不同的接收信道的没有重新定时的DC- DC转换器的W地计的DC-DC转换器逃逸电流裕度相对于频率的曲线图1000。曲线图1000示 出对于可变PWM信号(变化5%)和可变中频的使用本地振荡器频率的整数分频的具有大约 8MHz的工作频率而没有重新计时的DC-DC转换器130的W分贝计的逃逸电流。曲线图1000进 一步包括大约20地处的逃逸电流阔值1002。没有重新计时的情况下，大量信道的逃逸电流 下降到逃逸电流阔值1002W下，运表明对于许多信道，没有重新计时的DC-DC转换器130的 逃逸电流下降到期望水平W下。
[0074] 图10B是针对超过1000个不同的接收信道，根据本公开的某些实施例重新定时的 DC-DC转换器130的W地计的DC-DC转换器逃逸电流裕度相对于频率的曲线图1020。曲线图 1020示出对于可变PWM信号(变化5%)和可变中频的使用本地振荡器频率的整数分频的具 有大约8MHz的工作频率的重新计时的DC-DC转换器的W分贝计的逃逸电流阔值1022。如图 所示，重新计时的DC-DC转换器130在所有示出的接收信道的频率范围上提供至少20地的可 接受逃逸电流裕度。在具有产生图8的逃逸电流裕度的优选实施例中，DC-DC转换器130的工 作频率、DC-DC转换器130的重新定时频率和接受信道的IF频率可针对超过1000个接收信道 中的每一个而改变W获得前述20地逃逸电流裕度。
[0075] 在一些实施例中，RF电流可使用产生本地振荡器信号的RF合成器并任选地使用分 频器电路来对一个或多个电路重新计时，该分频器电路可分频或W别的方式改变本地振荡 器信号W产生本地定时信号，该本地定时信号可被用于调节一个或多个电路的转换定时。 在发送模式中，数字电路可利用原始晶体振荡器时钟。在接收模式中，为了减少所关屯、的信 道中的干扰，电路可利用本地定时信号，该本地定时信号可提供频谱零点或可W别的方式 减少所关屯、的信道中的干扰。W下关于图11描述重新定时信号的一个可能的方法。
[0076] 图11是根据某些实施例的对电路重新计时的系统1100的流程图。在1102处，方法 可包括在电路的第一输入处接收具有第一频率的时钟信号。可从内部或外部时钟源接收时 钟信号。在一些实施例中，可从晶体振荡器接收时钟信号。前进至1104,具有与所关屯、的频 率有关的第二频率的本地定时信号可被提供到电路的第二输入。本地定时信号可由本地振 荡器、RF频率合成器、分频器电路、P化电路、另一源或它们的任意组合来提供。
[0077] 继续到1106,可通过用本地定时信号对时钟信号重新定时来产生本地定时输出信 号。在示例中，触发器电路可使用本地定时信号对时钟信号重新计时W产生本地定时输出 信号。进行至1108,可使用一种或多种版本的本地定时输出信号来对数字电路(诸如DC-DC 转换器、数字路由、其他数字电路或它们的任意组合)选择地重新定时而不改变该数字电路 的平均工作频率。在示例中，在发送模式期间，当使用原始X0时钟信号对数字路由定时时， 可使用本地时钟信号对DC-DC转换器重新定时。在接收模式中，可使用一个或多个本地定时 输出信号对数字路由和DC-DC转换器重新定时。
[0078] 在一些实施例中，可通过化L电路、分频器或其他时钟信号发生器来产生第二本地 定时信号。第二本地定时信号可被提供到另一个电路。第二本地定时信号可具有一频率，该 频率是提供到触发器电路的本地定时信号的频率的一部分。
[0079] 在一些实施例中，DC-DC转换器可被重新计时W产生具有上升边沿和下降边沿的 脉宽调制的（PWM)信号，该上升边沿和下降边沿在时间上被量化为一个或多个版本的本地 定时输出信号中的一个。DC-DC转换器或其他的切换电路可接收一个或多个本地定时输出 信号，该个或多个本地定时输出信号可W是L0信号的分频版本，或者是由时钟信号发生器 (例如，合成器、分频器电路、其他电路或它们的任意组合)所提供的本地定时信号。在一些 实施例中，例如，一个或多个版本的本地定时输出信号可被应用到DC-DC转换器W产生具有 逻辑转换的PWM输出信号，该逻辑转换在时间上可被量化为一个或多个版本的本地定时输 出信号。
[0080] 在一些实施例中，此方法可进一步包括向电路的第一输出提供时钟信号并且控制 电路的多路复用器向电路的第二输出选择性地提供原始X0时钟信号和本地定时输出信号 中的一个。在一些实施例中，电路的一个或多个通用输入/输出与禪合到该电路的数字路由 的切换频率保持选择的平均工作频率，而瞬时频率根据本地定时输出信号内的转换周期地 变化。在一些实施例中，此电路可对数字电路、模拟电路、射频电路、其他电路或它们的任意 组合重新定时。
[0081] 结合W上关于图1-11描述的电路、系统、方法和信号图，可在忍片级对时钟信号重 新计时或重新定时W提供定时网格(timing grid)，从该定时网络中至少一些本地切换操 作可获得它们的定时。此外，DC-DC转换器和其他相关联的电路可被重新定时W减少所关屯、 的频率(诸如接收频率)处的频谱能量。在一些实施例中，在接收操作期间，可基于本地振荡 器信号来对时钟信号重新计时或重新定时，该本地振荡器信号可被调谐到所关屯、的频率， 而在发送操作期间可使用时钟信号(没有重新定时）。
[0082] 虽然已参考优选实施例描述了本发明，但是本领域技术人员将认识到，可在形式 和细节上作出改变而不脱离本发明的范围。
【主权项】
1. 一种集成电路，包括： 射频合成器，配置为以选择的频率提供本地振荡器信号，所选择的频率与射频输入信 号内所关心的信道有关； 重新计时电路，包括:第一输入，用于接收时钟信号;第二输入，用于接收与所述本地振 荡器信号有关的本地重新计时信号；以及输出，用于提供本地定时输出信号，所述本地定时 输出信号是基于所述本地重新计时信号的时钟信号的经频率调节的版本;以及 数字电路，包括输入以接收所述本地定时输出信号作为数字时钟信号。2. 如权利要求1所述的集成电路，其特征在于，所述数字电路在接收模式中接收所述本 地定时输出信号作为所述数字时钟信号而在发送模式中接收所述时钟信号作为所述数字 时钟信号。3. 如权利要求1所述的集成电路，其特征在于，所述重新计时电路包含触发器电路，所 述触发器电路包括： 所述第一输入，用于接收所述时钟信号； 所述第二输入，用于接收所述本地定时信号；以及 输出，用于提供所述本地定时输出信号。4. 如权利要求2所述的集成电路，其特征在于，还包括： 多路复用器，包括:第一输入，用于接收所述时钟信号;第二输入，用于接收所述本地定 时输出信号;控制输入，用于接收选择信号；以及输出，耦合到数字路由，以及 其中，控制电路控制所述多路复用器以向所述数字路由和至少一个切换电路中的至少 一个选择性地提供所述时钟信号和所述本地定时输出信号中的一个。5. 如权利要求4所述的集成电路，其特征在于： 在发送模式中，所述控制电路控制所述多路复用器向所述至少一个提供所述时钟信 号；以及 在接收模式中，所述控制电路控制所述多路复用器向所述数字路由和所述至少一个切 换电路中的所述至少一个提供所述本地定时输出信号。6. 如权利要求1所述的集成电路，其特征在于，所述本地定时信号包含根据一整数分频 的所述本地振荡器信号的所选择的频率。7. 如权利要求1所述的集成电路，其特征在于，还包括： 多个通用输入/输出；以及 所述本地定时信号，配置为对所述通用输入/输出中的至少一些重新计时。8. 如权利要求7所述的集成电路，其特征在于： 所述通用输入/输出与数字路由的切换频率保持选择的平均工作频率；以及 瞬时频率根据所述本地定时输出信号内的转换按周期的不同而变化。9. 如权利要求1所述的集成电路，其特征在于，还包括： DC-DC转换器，包括： 斜坡发生器，包括耦合到第一时钟信号发生器的输出的输入，且包括输出； 比较器，包括耦合到所述斜坡发生器的输出的第一输入、用于接收电压信号的第二输 入、和输出；以及 触发器电路，包括:第一输入，耦合到所述比较器的输出；第二输入，耦合到第二时钟信 号发生器；以及输出，配置为提供具有上升边沿和下降边沿的脉宽调制的信号，所述上升边 沿和下降边沿在时间上被量化为来自所述第二时钟信号发生器的本地定时输出信号。10. 如权利要求9所述的集成电路，其特征在于，所述DC-DC转换器的工作频率是所述本 地振荡器信号的整数分频。11. 如权利要求9所述的集成电路，其特征在于，所述DC-DC转换器的工作频率是所述本 地振荡器信号的小数分频。12. 如权利要求1所述的集成电路，其特征在于，还包括： 锁相环电路，包括耦合到所述重新计时电路的输出的输入，且包括第一输出和第二输 出 DC-DC转换器，包括:第一输入，耦合到所述锁相环电路的第一输出，所述锁相环电路的 第一输出耦合到锁相环电路的输出；以及第二输入，耦合到所述锁相环电路的第二输出，所 述DC-DC转换器被配置为以来自所述锁相环电路的经调节的本地定时输出信号的频率工作 从而相对于所关心的频率移动所述DC-DC转换器的DC-DC谐波。13. 如权利要求12所述的集成电路，其特征在于，所述DC-DC转换器的第一高阶谐波和 第二高阶谐波基本上以选择的接收信道为中心以减少干扰。14. 如权利要求12所述的集成电路，其特征在于，响应于来自所述锁相环电路的所调节 的本地定时输出信号的频率，所述DC-DC转换器被配置为产生具有上升边沿和下降边沿的 脉宽调制的信号，所述上升边沿和下降边沿在时间上被量化为所述本地定时输出信号。
【文档编号】H04B1/10GK105871393SQ201511024366
【公开日】2016年8月17日
【申请日】2015年12月30日
【发明人】J·M·库瑞
【申请人】硅实验室股份有限公司