83NLE。
[0033]FPGA 芯片 3 型号为 XC4VFX60-10FF672C。
[0034]接口电平转换芯片4共包含4片，每片完成2通道异步数据的独立收发，芯片型号为 MAX3232E。
[0035]电源电路5的DC-DC转换器芯片型号为LTC3417。
[0036]上述的FPGA芯片3内部逻辑框图如图3所示。包含以太网接口模块3.1、测试数据发送模块3.2、测试数据接收模块3.3、RAM块3.4、PPC405硬核3.5。
[0037]RAM块3.4为标准FIFO，数据位宽度为32位，数据深度为1024。
[0038]PPC405硬核3.5软件采用实时操作系统vxworks，主要实现板卡测试参数的设置、测试结果的统计与运算。参见图5，本实用新型的工作流程:
[0039]开始，系统初始化，设置测试参数，测试，插入误码，结果输出，测试结束。
[0040]FPGA芯片内部逻辑框图中以太网接口模块3.1又包含MII管理模块3.1.1、数据发送模块3.1.2、数据接收模块3.1.3、控制模块3.1.4、以太网模块接口 3.1.5。其中MII管理模块3.1.1可提供一个与媒体无关的接口，用来连接外部的以太网控制芯片LXT971ALE ；数据发送模块3.1.2完成所有与发送数据相关的操作，包括产生报头、添加CRC校验序列；数据接收模块3.1.3完成所有与接收数据相关的操作，包括取出报头、CRC校验。
[0041]FPGA芯片内部逻辑框图中测试数据发送模块3.2又包含码型/速率控制模块3.2.1、伪随机码产生模块3.2.2、数据格式封装模块3.2.3、发送控制模块3.2.4、测试数据发送模块接口 3.2.5。
[0042]码型/ 速率控制模块 3.2.1 中的码型包括 2~4、2~5、2~6、2~9、2~11、2~15、2~18、2~20、2~21、2~23，速率包括 0.3Κ、0.6Κ、1.2Κ、2.4Κ、4.8Κ、7.2Κ、9.6Κ、14.4Κ、19.2Κ、38.4Κ、57.6Κ、115.2Κ、230.4Κ。
[0043]伪随机码产生模块3.2.2采用m序列，其实现方式为序列输出与反馈级模二加后作为序列输入。为实现测试码型的灵活选择，FPGA程序设计采用CASE语句方式，码型选择输入由PPC405硬核控制。
[0044]数据格式封装模块3.2.3主要完成异步数据口开始位、有效数据位、异步数据口格式校验位、异步数据口停止位的组装，异步数据口数据格式如图6。开始位为I位数据宽度的低电平，有效数据位包含6、7、8位,格式校验位包括奇校验、偶检验、无校验,停止位包括I位、1.5位、2位。
[0045]发送控制模块3.2.4主要完成封装后的异步数据发送，发送时钟为16倍异步数据口速率。
[0046]FPGA芯片内部逻辑框图中测试数据接收模块3.3又包含码型/速率控制模块3.3.1、本地伪随机码产生模块3.3.2、同步检测/误码统计模块3.3.3、数据格式解封装模块3.3.4、接收控制模块3.3.5、测试数据接收模块接口 3.3.6。其中码型/速率控制模块3.3.1与码型/速率控制模块3.2.1设计方法相同。本地伪随机码产生模块3.3.2与伪随机码产生模块3.2.2设计方法相同。同步检测/误码统计模块3.3.3采用逐位比较型误码检测器。如图7所示，包括比较器、位同步模块、时钟延迟模块、序列同步模块。数据格式解封装模块3.3.4为数据格式封装模块3.2.3的逆过程。接收控制模块3.3.5与发送控制模块3.2.4相同。
[0047]本实用新型控制界面为外接计算机虚拟仪器界面。界面中包括通道号、启动/停止状态、同步/失步状态、波特率、码型、字节格式、误码数、误码率、字节错误数、字节错误率、插入误码。其中通道号、启动/停止状态、波特率、码型、字节格式、插入误码为输入参数；同步/失步状态、误码数、误码率、字节错误数、字节错误率为输出结果。
[0048]上述的计算机虚拟仪器界面中通道号包含I?8通道，波特率包含0.3K、0.6K、1.2Κ、2.4Κ、4.8Κ、7.2Κ、9.6Κ、14.4Κ、19.2Κ、38.4Κ、57.6Κ、115.2Κ、230.4Κ 选项，码型包含2~4、2~5、2~6、2~9、2~11、2~15、2~18、2~20、2~21、2~23选项，字节格式由有效数据位数、格式校验位、停止位组成。其中字节格式的有效数据位数包括6位、7位、8位选项，格式校验位包括奇校验、偶检验、无校验选项，停止位包括I位、1.5位、2位选项。
[0049]本实用新型采用3U标准CPCI板卡结构。
【主权项】
1.一种基于以太网总线的多异步数据口并行测试卡，其特征在于:它包括:以太网控制器(I)、以太网变压器(2)、FPGA芯片(3)、接口电平转换芯片(4)、电源电路(5)； 所述以太网控制器(I)采用LXT971ALE芯片，支持10Base5、10Base2、lOBaseT、10BASE-X, 100BASE-TX、100BASE-FX,并能自动检测所连接的介质； 所述以太网变压器(2)采用TRC1183NLE，主要完成信号传输、阻抗匹配、波形修复、信号杂波抑制和高电压隔离； 所述FPGA芯片(3)包括以太网接口模块(3.1)、测试数据发送模块(3.2)、测试数据接收模块(3.3)、RAM 块(3.4)、PPC405 硬核(3.5)； 所述以太网接口模块(3.1)包含MII管理模块(3.1.1)、数据发送模块(3.1.2)、数据接收模块(3.1.3)、控制模块(3.1.4)、以太网模块接口(3.1.5);所述MII管理模块(3.1.1)可提供一个与媒体无关的接口，用来连接外部的以太网控制芯片LXT971ALE ;所述数据发送模块(3.1.2)完成所有与发送数据相关的操作，包括产生报头、添加CRC校验序列；所述数据接收模块(3.1.3)完成所有与接收数据相关的操作，包括取出报头、CRC校验； 所述测试数据发送模块(3.2)包含码型/速率控制模块(3.2.1)、伪随机码产生模块(3.2.2)、数据格式封装模块(3.2.3)、发送控制模块(3.2.4)、测试数据发送模块接口(3.2.5);所述伪随机码产生模块(3.2.2)采用m序列，其实现方式为序列输出与反馈级模二加后作为序列输入；所述数据格式封装模块(3.2.3)主要完成异步数据口开始位、有效数据位、异步数据口格式校验位、异步数据口停止位的组装，开始位为I位数据宽度的低电平，有效数据位包含6、7、8位,格式校验位包括奇校验、偶检验、无校验,停止位包括I位、1.5位、2位；所述发送控制模块(3.2.4)主要完成封装后的异步数据发送，发送时钟为16倍异步数据口速率； 所述测试数据接收模块(3.3)包含码型/速率控制模块(3.3.1)、本地伪随机码产生模块(3.3.2)、同步检测/误码统计模块(3.3.3)、数据格式解封模块(3.3.4)、接收控制模块(3.3.5)、测试数据接收模块接口(3.3.6)； 所述PPC405硬核(3.5)同时扫描并处理8通道外设信息； 所述接口电平转换芯片(4)采用MAX3232E，完成TTL电平与RS232电平之间转换；所述电源电路(5)采用DC-DC转换器LTC3417，完成+5V电源与+3.3V、+2.5V、+1.2V电源的转换。
【专利摘要】本实用新型公开了一种基于以太网总线的多异步数据口并行测试卡。其构成包括以太网控制器、以太网变压器、FPGA、接口电平转换芯片、电源电路。本实用新型有益技术效果是：通过采用FPGA芯片实现了多路异步数据口的误码测试；用户可以通过计算机虚拟仪器界面实现对多路异步数据口测试参数的同时设置；在测试过程中随时插入误码，校验测试过程中的线路状态；控制方式采用计算机虚拟仪器界面控制、结构形式采用3U标准CPCI板卡结构，方便的集成于计算机测试系统中，实现自动化测试和远程测试。
【IPC分类】H04L12-28, H04L12-26
【公开号】CN204376929
【申请号】CN201420373761
【发明人】唐万明, 郭庆, 李磊磊
【申请人】重庆金美通信有限责任公司
【公开日】2015年6月3日
【申请日】2014年7月8日