br>[0026] 媒体访问共享内存DPRAM通过通道内存切换开关MUX选择性连接其中一个媒体访 问本地内存DPRAM0~5。地址译码器的输入端连接控制寄存器和运些媒体访问本地内存， 地址译码器的输出端连接媒体访问共享内存DPRAM，地址译码器提供执行数据交换的寄存 器的地址。控制寄存器与运些媒体访问本地内存DPRAM0~5、媒体访问共享内存DPRAM均连 接，控制寄存器提供执行数据交换的寄存器。端口控制器化L与MAC模块MC0~5、通道内存 切换开关MUX、控制寄存器、地址译码器均连接。
[0027] 媒体到达本地DPRAMO~5 (即达媒体访问本地内存DPRAMO~5)W后，在端口控制_ 化L单元（即端口控制器化L)的控制下，经通道内存切换开关MUX轮流切换，与一块共享 DPRAM(指媒体访问共享内存DPRAM的其中一块内存空间）交换数据。媒体访问共享内存 DPRAM的内存空间被分割成与端口数量(即MAC模块数量)相等的份数，并与对应端口通道内 的本地DPRAMO~5--对应。
[0028] 媒体经网络接口RJO~5、网络变压器化0~5、物理接口收发器P肌0~5、介质独立 接口RMIIO~5依次对应连接，且物理接口收发器PHYO~5还均连接物理层控制器的一端，物 理层控制器的另一端连接运些媒体访问本地内存DPRAMO~5。
[0029] 媒体访问共享内存DPRAM的内存空间里存储的数据经A皿片内高速总线或片间高 速总线（如PCIe)与运动控制器的MCU内核交换数据。交换数据的方式是共享内存。端口控 制_P^单元提供控制所需的时钟；物理层控制单元即物理层控制器提供Mac经RMII访问 PHY;地址译码单元提供执行数据交换的寄存器的地址;控制寄存器单元提供执行数据交换 的寄存器。W上所述媒体访问的方向是双向的。
[0030] 因此，本实施例中的总线型驱动器端口的数据流:媒体数据W物理层读写一在MAC 模块的控制下经介质独立接口读写媒体访问本地内存W媒体访问共享内存W经AHB或PCI 或PCIe访问运动控制器MCU核屯、。即：媒体数据一PHYO~PHY5读写WMAC0~5(经RMII0~ 5)读写本地DPRAM0~5^媒体访问共享内存DPRAMW主站的运动控制核屯、。
[0031] 端口控制器化L生成MAC模块的数据传输时钟。每个MAC模块还通过同步报文向端 口控制器化L进行时钟输出。为了避免数据矛盾（当前数据及旧的数据混杂），可通过软件控 制只允许在规定的时间点访问本地DPRAM。
[0032] 总线型驱动器端口可W作为一个IP核集成在主站的运动控制器的微控制器(微处 理器)的核屯、中。运个运动控制核屯、的MCU可采用ARM核屯、的MCU，当然也可W是x86或MIPS核 屯、的MCU。当总线型驱动器端口WIP核的方式被集成在ARM或x86或MIPS核屯、的MCU时，媒体 到达驱动器端口内的共享DPRAM后，经片内AHB高速总线与微控制器(微处理器)的内存交换 数据。交换数据方式是共享内存。
[0033] 当然，总线型驱动器端口还可W集成在一个FPGA中，或作为一个专有的ASIC忍片 使用。当总线型驱动器端口集成在一个FPGA中，或W专有的ASIC忍片存在时，媒体到达驱动 器端口内的共享DPRAM后，经片间高速总线（比如PCI或PCIe)与微控制器(微处理器)的内存 交换数据。
[0034] 本实施例为了把与该驱动器端口控制单元连接的所有伺服驱动器及内置编码器 的周期运行都统一到相同的时间节拍下，即所有从站单元都要同步于相应的主站单元。主 站系统中必须带有多个控制时间片，对同步进行了分级设置，带有优先级的控制时间片优 先控制，主站控制装置所生成的通信控制时间片，比电源装置、逆变装置及编码器的同步时 间片优先级要高。运样一来就保证了所有伺服驱动器及内置编码器对实际位置值的采样可 W同时发生。
[0035] 在其它实施方式中，数据链路层电路还可集成为一块忍片，或者数据链路层电路 组装设计为模块式电路，W标准件的形式进行应用。
[0036] W上所述仅为本实用新型的较佳实施例而已，并不用W限制本实用新型，凡在本 实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型 的保护范围之内。
【主权项】
1. 一种工业实时以太网的数据链路层电路，其用于控制4~6个物理接口收发器;其特 征在于:所述数据链路层电路包括4~6个MAC模块、4~6个媒体访问本地内存、1个通道内存 切换开关、1个媒体访问共享内存、1个控制寄存器、1个地址译码器、1个端口控制器;其中， 所述媒体访问本地内存的数量与所述MAC模块的数量相对应，每一个MAC模块连接一个 媒体访问本地内存;所述媒体访问共享内存通过所述通道内存切换开关选择性连接其中一 个媒体访问本地内存;所述地址译码器的输入端连接所述控制寄存器和这些媒体访问本地 内存，所述地址译码器的输出端连接所述媒体访问共享内存;所述控制寄存器与这些媒体 访问本地内存、所述媒体访问共享内存均连接;所述端口控制器与每个MAC模块、所述通道 内存切换开关、所述控制寄存器、所述地址译码器均连接。2. 如权利要求1所述的工业实时以太网的数据链路层电路，其特征在于:所述媒体访问 共享内存的内存空间被分割成与所述媒体访问本地内存数量相等的份数，并与所述媒体访 问本地内存--对应。3. 如权利要求2所述的工业实时以太网的数据链路层电路，其特征在于:媒体到达所述 媒体访问本地内存以后，在所述端口控制器的控制下，经所述通道内存切换开关轮流切换， 与所述媒体访问共享内存的对应的一份内存空间交换数据。4. 如权利要求1所述的工业实时以太网的数据链路层电路，其特征在于:所述媒体访问 共享内存的内存空间里存储的数据经AHB片内高速总线或片间高速总线与一个运动控制器 的MCU内核交换数据。5. 如权利要求1所述的工业实时以太网的数据链路层电路，其特征在于:所述数据链路 层电路集成为一块芯片。6. 如权利要求1所述的工业实时以太网的数据链路层电路，其特征在于:所述数据链路 层电路组装设计为模块式电路。
【专利摘要】本实用新型公开了一种工业实时以太网的数据链路层电路。数据链路层电路包括4～6个MAC模块、4～6个媒体访问本地内存、通道内存切换开关、媒体访问共享内存、控制寄存器、地址译码器、端口控制器。每一个MAC模块连接一个媒体访问本地内存。媒体访问共享内存通过通道内存切换开关选择性连接其中一个媒体访问本地内存。地址译码器的输入端连接控制寄存器和这些媒体访问本地内存，地址译码器的输出端连接媒体访问共享内存。控制寄存器与这些媒体访问本地内存、媒体访问共享内存均连接。端口控制器与每个MAC模块、通道内存切换开关、控制寄存器、地址译码器均连接。本实用新型能适用于任何通用的现场总线和实时以太网。
【IPC分类】H04L12/28, H04L29/06, H04L12/40, H04L12/935, H04L12/741
【公开号】CN205092874
【申请号】CN201520924401
【发明人】文长明, 文可
【申请人】中工科安科技有限公司, 文长明, 文可
【公开日】2016年3月16日
【申请日】2015年11月18日