多处理器架构的实时图像压缩平台结构的制作方法
【技术领域】
[0001] 本实用新型涉及一种视频处理技术领域，特别涉及一种多处理器架构的实时图像 压缩平台结构。
【背景技术】
[0002] 随着图形图像技术的发展，对于芯片电路的图像的实时压缩能力提出了越来越高 的要求，现有的图像压缩平台的压缩能力以及压缩算法已经无法满足日益提高的需求。 【实用新型内容】
[0003] 本实用新型的目的在于提供一种多处理器架构的实时图像压缩平台，用于解决上 述现有技术的问题。
[0004] 本实用新型一种多处理器架构的实时图像压缩平台结构，其中，包括:至少一解码 芯片，第一FPGA，第二FPGA，DSP，ARM处理器以及存储器；该至少一解码芯片连接该第一 FPGA，该第一 FPGA连接该第二FPGA，该第二FPGA连接该DSP、该存储器以及该ARM处理器。
[0005] 根据本实用新型的多处理器架构的实时图像压缩平台结构的一实施例，其中，该 第一 FPGA以及第二FPGA分别连接有一存储器。
[0006] 根据本实用新型的多处理器架构的实时图像压缩平台结构的一实施例，其中，该 第一FPGA与该第二FPGA之间采用高速串行总线完成数据的传输;该FPGA与该DSP之间采用 EMIF 口通信，该第二FPGA与该ARM处理器之间采用PCI-E高速总线进行数据传输。
[0007] 根据本实用新型的多处理器架构的实时图像压缩平台结构的一实施例，其中，还 包括:FLASH存储器，连接该FPGA以及该DSP。
[0008] 综上，本实用新型的多处理器架构的实时图像压缩平台，能够满足对于图像实时 压缩能力的要求，解决了现有的图像的实时压缩芯片实时压缩能力不足的问题。
【附图说明】
[0009] 图1所示为本实用新型多处理器架构的实时图像压缩平台的模块图；
[0010]图2所示为本实用新型多处理器架构的实时图像压缩平台通信原理示意图；
[0011]图3所示为FPGA的工作原理模块图；
[0012]图4所示为游程编码的流程框图；
[0013] 图5所示为小波编码算法的流程图；
[0014] 图6所示为本实用新型多处理器架构的实时图像压缩平台的工作原理图。
【具体实施方式】
[0015] 为使本实用新型的目的、内容、和优点更加清楚，下面结合附图和实施例，对本实 用新型的【具体实施方式】作进一步详细描述。
[0016] 图1所示为本实用新型多处理器架构的实时图像压缩平台的模块图，本实用新型 多处理器架构的实时图像压缩平台是能够实现多路视频源输入，多种压缩算法按需加载的 通用图像压缩平台。本实用新型多处理器架构的实时图像压缩平台包括多种视频制式的解 码芯片101-104,解码芯片的数量和类型灵活可变，FPGAl、FPGA2、DSP11、DSP12、ARM3以及 DDR4。
[0017] 参考图1，解码芯片101-104(数量不以此为限）负责完成图像输入源的解码，包括 各种不同制式的视频源(可见光的，红外的，微光的，低分辨率的，高清分辨率的），分别完成 解码。解码功能不限定于模拟信号到数字信号的转变，也可以完成串行数字信号到并行数 字信号的转换。FPGAl用于接收缓存解码芯片101-104输出的数字图像信号，以及信号的预 处理，根据不同的视频源完成相应的图像预处理。例如红外图像需要进行非均匀性校正操 作，微光图像进行图像帧叠加操作，以及图像的增强和直方图均衡化等操作。FPGA2、DSP11 以及DSP12协同配合，共同实现多路图像源的压缩编码工作。压缩编码算法可以主要采用游 程编码和小波编码。ARM处理器3用于压缩码流的对外传输，可以采用千兆以太网接口，ARM 处理器3用于对外通信和控制，例如通过以太网接口接收外部命令可以选择加载游程编码 或者小波编码算法。
[0018] FPGAl以及FPGA2可分别外挂大容量DDR内存4以实现图像的多帧缓存。
[0019]参考图1，整个系统的主控制器为ARM处理器3，FPGA1接收到图像源后分别对图像 进行预处理操作，然后判别图像类别，并把判别信息传输给ARM处理器3,由ARM处理器3决定 使用何种算法或者根据以太网接口收到的控制命令来决定使用何种算法，由ARM处理器3来 完成FPGA2，DSP11以及DSP12的程序加载。进行图像压缩算法实现的核心为FPGA2+DSP11 + DSP12处理器。
[0020] 参考图1，FPGA1与FPGA2之间采用高速串行总线完成数据的传输。FPGA2与DSPl和 DSP2之间采用EMIF 口通信，完成数据的交换，在FPGA2中两块双口 RAM(DPRAM)与EMIF互联。 FPGA2与ARM之间采用PCI-E高速总线进行数据传输，数据主要为压缩的码流。
[0021] 图2所示为本实用新型多处理器架构的实时图像压缩平台通信原理示意图，如图1 以及图2所示，平台的各个处理器的应用程序可以统一存储在一片大容量的FLASH存储器5 中，可以根据系统需要加载，程序统一存储也便于程序的更新和管理。大容量FLASH存储器5 挂载在ARM处理器3上，由ARM处理器3负责对FPGA2，DSPl，DSP2处理器依次加载。平台加电启 动后，ARM处理器3首先完成程序的加载操作，然后ARM处理器进行FPGA2的程序加载操作，当 FPGA2启动以后，进行DSPl和DSP2的程序加载工作，读取大容量FLASH存储器5中的DSPl和 DSP2程序并完成DSPl和DSP2处理器的程序加载。FPGAl也可以单独挂载一片FLASH芯片完成 自身的程序加载操作。
[0022] 参考图1和图2，ARM处理器3可以采用J-LINK仿真器和RS232串口完成仿真调试工 作。FPGAl和FPGA2采用菊花链式JTAG连接实现程序的调试。DSPl和DSP2也采用菊花链式 JTAG接口完成程序的调试。
[0023]图3所示为FPGA的工作原理模块图，参考图1以及图3，FPGA1主要完成原始输入图 像数据的预处理操作，包括非均匀性校正、色彩空间转换、直方图均衡等。如果输入图像为 红外图像则进行非均匀性校正操作，对于彩色图像可能需要进行色彩空间转换操作，以及 图像增强和去噪等操作。
[0024] 参考图1，由FPGA2处理器、DSPll和DSP12处理器协同配合，共同实现多路图像源的 压缩编码工作。压缩编码算法主要采用游程编码和小波编码。
[0025] 游程编码算法主要包括:离散余弦变换+量化+Zigzag编码+熵编码操作。小波编码 算法主要包括:小波变换+量化+嵌入式块