电路系统的制作方法
【专利摘要】本发明实施例提供一种电路系统，包括：N段传输线，所述N≥2；所述N段传输线具有M种不同的阻抗，所述N≥M≥2，所述M种不同的阻抗满足预设函数关系，所述M种不同的阻抗对应M种不同线宽的传输线；在所述M种不同阻抗的传输线中，在低阻抗传输线的两侧设置铜线，所述铜线接地；其中，所述低阻抗传输线与所述低阻抗传输线两侧设置的铜线形成共面波导结构，以使线宽误差对所述低阻抗传输线的耦合度的影响与所述线宽误差对高阻抗传输线的耦合度的影响可以相互抵消。
【专利说明】电路系统
【技术领域】
[0001 ] 本发明实施例涉及通信技术，尤其涉及一种电路系统。
【背景技术】
[0002]在印制电路板(Printed Circuit Board，简称PCB)的制作过程中，PCB上针对电路系统的线宽加工会出现过蚀刻或欠蚀刻的情况，误差一般是±2mil (密耳)。当传输线为细线时，由于传输线的阻抗受线宽变化影响非常剧烈，因此，当线宽加工出现误差时，由于电路系统的容差性能较低，电路系统的耦合度性能将会恶化，导致加工误差性能成为电路系统批量运用的瓶颈。
[0003]现有技术中，针对加工误差对电路系统的性能的影响，在制作PCB的过程中，通过挖空PCB针对细线传输线位置下方的一层或多层铜箔，增加细线传输线的辐射贴片到参考地的距离，即相当于增大了介质厚度，使细线传输线的线宽增加且保持阻抗不变。然而，由于现有技术增加了体积开销，当PCB层数和各层厚度受限时，该技术的使用受限，而且该技术也难以使电路系统不受加工误差的影响。
【发明内容】
[0004]本发明实施例提供一种电路系统，以克服加工误差对电路系统的性能影响。
[0005]第一方面，本发明提供一种电路系统，包括:N段传输线，所述N > 2 ；
[0006]其中，所述N段传输线具有M种不同的阻抗，所述N > M > 2，所述M种不同的阻抗满足预设函数关系，所述M种不同的阻抗对应M种不同线宽的传输线；
[0007]在所述M种不同阻抗的传输线中，在低阻抗传输线的两侧设置铜线，所述铜线接地；
[0008]其中，所述低阻抗传输线与所述低阻抗传输线两侧设置的铜线形成共面波导结构，以使线宽误差对所述低阻抗传输线的耦合度的影响与所述线宽误差对高阻抗传输线的耦合度的影响可以相互抵消。
[0009]结合第一方面，在第一方面的第一种可能的实现方式中，在所述线宽误差为欠蚀刻引起时，所述低阻抗传输线的线宽小于标准低阻抗传输线的线宽，所述低阻抗传输线的线宽与标准低阻抗传输线的线宽的差值为第一差值；
[0010]所述高阻抗传输线的线宽小于标准高阻抗传输线的线宽，所述高阻抗传输线的线宽与标准高阻抗传输线的线宽的差值为第二差值，所述第二差值与所述第一差值相同；
[0011]所述铜线的线宽小于标准铜线的线宽，所述铜线的线宽与所述标准铜线的线宽的差值为第三差值，所述第三差值与所述第一差值相同；
[0012]所述铜线与所述低阻抗传输线之间的实际间距大于标准间距。
[0013]结合第一方面，在第一方面的第二种可能的实现方式中，在所述线宽误差为过蚀刻引起时，所述低阻抗传输线的线宽大于标准低阻抗传输线的线宽，所述低阻抗传输线的线宽与标准低阻抗传输线的线宽的差值为第四差值；[0014]所述高阻抗传输线的线宽大于标准高阻抗传输线的线宽，所述高阻抗传输线的线宽与标准高阻抗传输线的线宽的差值为第五差值，所述第五差值与所述第四差值相同；
[0015]所述铜线的线宽大于标准铜线的线宽，所述铜线的线宽与所述标准铜线的线宽的差值为第六差值，所述第六差值与所述第四差值相同；
[0016]所述铜线与所述低阻抗传输线之间的实际间距小于标准间距。
[0017]结合第一方面、第一方面的第一种或第二种任一种可能的实现方式中，在第一方面的第三种可能的实现方式中，所述传输线为微带线或带状线。
[0018]结合第一方面的第三种可能的实现方式，在第一方面的第四种可能的实现方式中，所述N等于4，所述M等于2 ;
[0019]其中，4段传输线组成的所述电路系统为二分支定向耦合器。
[0020]结合第一方面的第三种可能的实现方式，在第一方面的第五种可能的实现方式中，所述N等于5，所述M等于3;
[0021]其中，5段传输线组成的所述电路系统为三分支定向耦合器。
[0022]结合第一方面的第三种可能的实现方式，在第一方面的第六种可能的实现方式中，所述N等于4，所述M等于4;
[0023]其中，4段传输线组成的所述电路系统为不等分功率分配器；
[0024]所述在低阻抗传输线的两侧设置铜线，包括:`[0025]在4种阻抗不同的传输线中，在除阻抗匹配线以外的其中一种低阻抗传输线的两侧设置铜线。
[0026]本发明实施例提供的电路系统，包括:N段传输线，N ^ 2 ;N段传输线具有M种不同的阻抗，N > M > 2，M种不同的阻抗满足预设函数关系，M种不同的阻抗对应M种不同线宽的传输线；在1种不同线宽的传输线中，在低阻抗传输线的两侧设置铜线，铜线接地；低阻抗传输线与低阻抗传输线两侧设置的铜线形成共面波导结构，使得各阻抗的传输线在加工误差存在的情况下仍然满足预设函数关系，线宽误差对低阻抗传输线的耦合度的影响与线宽误差对高阻抗传输线的耦合度的影响可以相互抵消，避免PCB制作过程中线宽误差对电路系统性能产生的影响。
【专利附图】
【附图说明】
[0027]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0028]图1为本发明电路系统实施例一的结构示意图；
[0029]图2为图1实施例所示的电路系统的导纳示意图；
[0030]图3为图1实施例所示的电路系统的截面示意图；
[0031]图4为现有技术的典型电路系统的结构示意图一；
[0032]图5为图4实施例所示的现有技术的典型电路系统的耦合度容差仿真示意图一；
[0033]图6为图1实施例所示的电路系统的耦合度容差仿真示意图；
[0034]图7为本发明电路系统实施例二的结构示意图；[0035]图8为图7实施例所示的电路系统的导纳示意图；
[0036]图9为现有技术的典型电路系统的结构示意图二 ；
[0037]图10为图9实施例所示的现有技术的典型电路系统的耦合度容差仿真示意图-* ;
[0038]图11为图6实施例所示的电路系统的耦合度容差仿真示意图；
[0039]图12为本发明电路系统实施例三的结构示意图；
[0040]图13为图11实施例所示的电路系统的各段阻抗示意图；
[0041]图14为现有技术的典型电路系统的结构示意图三；
[0042]图15为图14实施例所示的现有技术的典型电路系统的耦合度容差仿真示意图
[0043]图16为图12实施例所示的电路系统的耦合度容差仿真示意图。
【具体实施方式】
[0044]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0045]图1为本发明电路系统实施例一的结构示意图。如图1所示，本发明实施例提供的电路系统包括:N段传输线，所述N ^ 2 ;本实施例为了便于描述，图1所示的N等于4，M等于2。
[0046]本领域技术人员可以理解，本实施例中涉及的电路系统的传输线不包括馈电传输线。本实施例中的传输线可以为微带线或带状线，其中，当传输线是微带线时，典型的微带线的结构为微带线与参考地之间用一种介质基片隔离开。当传输线是带状线时，典型的带状线的结构为带状线置于两个平行参考地之间的介质基片的中间。除此之外本实施例中的传输线还包括多层介质微带线、(介质或厚度)不对称的带状线等。对于本实施例中的传输线的具体实现方式，本实施例此处不再赘述。
[0047]其中，所述N段传输线具有M种不同的阻抗，所述N > M > 2，所述M种不同的阻抗满足预设函数关系，所述M种不同的阻抗对应M种不同线宽的传输线；
[0048]在所述M种不同线宽的传输线中，在低阻抗传输线的两侧设置铜线，所述铜线接地。
[0049]在图1中,4段传输线对应的电路系统的结构为二分支定向稱合器。4段传输线分别为Zl对应的两条传输线，Z2对应的两条传输线。
[0050]具体地，二分支定向耦合器功能是将输入信号按照一定的功率比例分为两路输出；比如I端口为输入端口，则3端口、4端口为输出端口，输出信号的功率分配比例根据分支线阻抗Z1和阻抗Z2确定，2端口为隔离端口，理论上没有信号输出。二分支定向耦合器中的4段传输线具有2种不同的阻抗，2种不同的阻抗满足预设函数关系，2种不同的阻抗对应2种不同线宽的传输线。
[0051]在具体实现过程中，图1中的两条线宽较细的传输线对应相同的高阻抗值，两条线宽较粗的传输线对应相同的低阻抗值，因此，本实施例包括高阻抗和低阻抗2种阻抗。具体地，该2种不同的阻抗满足的预设函数关系，可以体现在阻抗对应的导纳上。其中，导纳是电导和电纳的统称，在电力电子学中导纳定义为阻抗的倒数。导纳是一个复数，由实部称为电导，虚部称为电纳；阻抗常用Z表示，也是一个复数，实部称为电阻，虚部称为电抗。
[0052]图2为图1实施例所示的电路系统的导纳示意图。如图2所示,高阻抗对应的导纳为G，低阻抗对应的导纳为H，导纳A对应馈电传输线，馈电传输线的阻抗为50 Ω，作用为在测试过程中，设置在端口，用于实现馈电过程，其中，G和H满足如下预设函数关系:
[0053]H2=I+G2(I)
[0054]在图2中，U1为I端口的输入电压，仏为3端口的输出电压，仏为4端口的输出电压。U3和U4满足如下关系:
[0055]U3/U4=2G/(1-G2+H2)(2)
[0056]若该二分支定向耦合器的设计功率比为8dB，即电压比为4dB，根据101og(U4/U3) =4dB算得U4/U3=2.5，再根据式(I)和PCB介质基板材料算得8dB 二分支定向耦合器分别由46.4Ω低阻抗传输线和125 Ω高阻抗传输线组成。
[0057]请继续参考图1，两根线宽较粗的传输线的线宽￥2=3511^1，对应的低阻抗值Ζ2=46.4Ω，两根线宽较细的传输线的线宽Wl=4mil，对应的高阻抗值Ζ1=125 Ω。
[0058]在低阻抗传输线(Z2对应的传输线)的两侧设置铜线，则低阻抗传输线与低阻抗传输线两侧设置的铜线形成共面波导结构。本领域技术人员可以理解，本实施例中，低阻抗传输线两侧设置的铜线，该铜线可以在低阻抗传输线的两侧对称设置，也可以不对称设置，本实施例对铜线的设置方式，不做具体限制。在本实施例中，为了便于描述和说明，铜线在低阻抗传输线的两侧对称设置，铜线距离低阻抗传输线的间距d=10mil。
[0059]图3为图1实施例所示的电路系统的截面示意图。在图3中，I代表传输线，2代表参考地，3代表介质基片。h传输线到参考地的距离，h=20mil。
[0060]图4为现有技术的典型电路系统的结构示意图一。图4与图1的区别为，没有在低阻抗传输线的两侧设置铜线。请结合图1和图4，在低阻抗传输线的两侧没有设置铜线时，Z2=46.4 Ω，w2=48milo在低阻抗传输线的两侧设置铜线后，Ζ2=46.4 Ω，w2=35mil。即图1和图4虽然低阻抗传输线的线宽不同，但是在低阻抗传输线的两侧设置铜线后，阻抗值相同。此时，图1中低阻抗传输线的线宽为标准低阻抗传输线的线宽，高阻抗传输线的线宽为标准高阻抗传输线的线宽，铜线的线宽为标准铜线的线宽，低阻抗传输线与铜线之间的间距为标准间距，即在低阻抗传输线两侧设置铜线时，低阻抗传输线的阻抗值与不在低阻抗传输线两侧设置铜线的阻抗值相同时，低阻抗传输线、高阻抗传输线以及铜线的线宽，均为标准线宽，间距为标准间距。本领域技术人员可以理解，无论铜线的设置方式如何，只要保证低阻抗传输线两侧设置铜线后，低阻抗传输线的阻抗与低阻抗传输线的两侧不设置铜线的阻抗相同即可。
[0061]在具体应用过程中，PCB背面保留完整的铜箔作为参考地；PCB正面铜箔通过蚀刻方式形成二分支定向耦合器所需的图形。通过连接器或电缆从PCB正面上连接二分支定向耦合器的I端口、2端口，3端口、4端口为输出端口，可以连接天线等负载器件，也可以用连接器或电缆测试输出端口的工作情况。
[0062]而在现有技术的PCB制作过程中，出现过蚀刻和欠蚀刻的情况，线宽误差对电路系统中传输线的性能有非常明显的影响。图5为图4实施例所示的现有技术的典型电路系统的耦合度容差仿真示意图一。由图5可知，当线宽误差为±2mil时，在1.7GHz?2.15GHz频率范围内，典型电路系统的耦合度容差范围为±0.75dB。
[0063]而在本实施例中，不改变PCB层叠的前提下，可以避免PCB制作过程中线宽误差对电路系统性能产生的影响。具体地，根据公式(I)和(2)可以推导出高阻抗传输线和低阻抗传输线在相同变化趋势下对电路系统的耦合度的影响相反。即低阻抗传输线的线宽增加时，耦合度增加，高阻抗传输线的线宽增加时，耦合度减少。本领域技术人员可以理解，低阻抗传输线由于线宽较大，在改变低阻抗传输线的线宽时，低阻抗传输线的耦合度变化敏感度低，高阻抗传输线由于线宽较细，在改变高阻抗传输线的线宽时，高阻抗传输线的耦合度变化敏感度较高。
[0064]为了提高低阻抗传输线的耦合度变化敏感度，在低阻抗传输线的两侧设置铜线，形成共面波导结构，共面波导结构可以提高低阻抗传输线的耦合度变化敏感度，最终使两种阻抗的传输线在加工误差存在的情况下仍然满足预设函数关系，线宽误差对低阻抗传输线的耦合度的影响与线宽误差对高阻抗传输线的耦合度的影响可以相互抵消，避免PCB制作过程中线宽误差对电路系统性能产生的影响。
[0065]进一步地，根据PCB制作过程可以得知，当PCB制作过程中出现欠蚀刻或过蚀刻的情况下，各段传输线的线宽以及铜线的线宽是以相同趋势变化的，而铜线与低阻抗传输线的间距则是相反的趋势变化。
[0066]在具体实现过程中，请同时结合图1和图6，图6为图1实施例所示的电路系统的耦合度容差仿真示意图。在PCB制作过程中，线宽加工出现欠蚀刻时，即线宽误差为欠蚀刻引起，假设线宽误差等于_2mil，此时，图1中的w1、w2、以及铜线的宽度均减少2mil，此时，低阻抗传输线的线宽小于标准低阻抗传输线的线宽，低阻抗传输线的线宽与标准低阻抗传输线的线宽的差值为第一差值_2mil ;高阻抗传输线的线宽小于标准高阻抗传输线的线宽，高阻抗传输线的线宽与标准高阻抗传输线的线宽的差值为第二差值_2mil，第二差值与第一差值相同；铜线的线宽小于标准铜线的线宽，铜线的线宽与标准铜线的线宽的差值为第三差值-2mil，第三差值与第一差值相同；铜线与低阻抗传输线之间的实际间距大于标准间距，实际间距=10- (-2-2)/2=12mil。进一步地，当低阻抗传输线和高阻抗传输线减少相同的线宽时，低阻抗传输线与两侧设置的通信形成共面波导结构，由于低阻抗传输线与两侧设置的铜线的间距发生变化，而铜线接地，则调节了低阻抗传输线到两侧地的距离，从而调节了低阻抗传输线的阻抗变化率，使得低阻抗传输线的耦合度减少，高阻抗传输线的耦合度增加，增加的耦合度和减少的耦合度抵消，保证了线宽误差对耦合度没有影响。
[0067]在PCB制作过程中，线宽加工出现过蚀刻时，即线宽误差为过蚀刻引起，假设线宽误差等于2mil，此时，图1中的Wl、W2、以及铜线的宽度均增加2mil。此时，低阻抗传输线的线宽大于标准低阻抗传输线的线宽，低阻抗传输线的线宽与标准低阻抗传输线的线宽的差值为第四差值2mil ;高阻抗传输线的线宽大于标准高阻抗传输线的线宽，高阻抗传输线的线宽与标准高阻抗传输线的线宽的差值为第五差值2mil，第五差值2mil与第四差值相同2mil ;铜线的线宽大于标准铜线的线宽，铜线的线宽与标准铜线的线宽的差值为第六差值2mil，第六差值2mil与第四差值2mil相同；铜线与低阻抗传输线之间的实际间距小于标准间距，实际间距=10- (2+2)/2=8mil。进一步地，当低阻抗传输线和高阻抗传输线增加相同的线宽时，低阻抗传输线与两侧设置的通信形成共面波导结构，由于低阻抗传输线与两侧设置的铜线的间距发生变化，而铜线接地，则调节了低阻抗传输线到两侧地的距离，从而调节了低阻抗传输线的阻抗变化率，使得低阻抗传输线的耦合度变化敏感度提高，与高阻抗传输线的耦合度变化度敏感度相当，从而使得低阻抗传输线的耦合度增大，高阻抗传输线的耦合度减少，增加的耦合度和减少的耦合度抵消，保证了线宽误差对耦合度没有影响。
[0068]综上，由于高阻抗传输线和低阻抗传输线在相同线宽的变化趋势下对耦合度的影响相反，进而容差性能获得大幅度提升。当线宽误差为±2mil时，在1.7GHz~2.15GHz频率范围内，图6所示的稱合度容差范围为±0.02dB,图5所示的电路系统稱合度容差范围±0.75dB,相较与图5，本实施例的容差性能大幅改善，效果理想，完全满足容差性能提升的要求，避免PCB制作过程中线宽误差对电路系统性能产生的影响。
[0069]本发明实施例提供的电路系统，包括:N段传输线，N ^ 2 ;N段传输线具有M种不同的阻抗，N > M > 2，M种不同的阻抗满足预设函数关系，M种不同的阻抗对应M种不同线宽的传输线；在1种不同线宽的传输线中，在低阻抗传输线的两侧设置铜线，铜线接地；低阻抗传输线与低阻抗传输线两侧设置的铜线形成共面波导结构，使得各阻抗的传输线在加工误差存在的情况下仍然满足预设函数关系，线宽误差对低阻抗传输线的耦合度的影响与线宽误差对高阻抗传输线的耦合度的影响可以相互抵消，避免PCB制作过程中线宽误差对电路系统性能产生的影响。
[0070]在图1实施例中，为了便于说明，以N等于4，M等于2对本发明实施例进行了详细的说明。在具体实现过程中，M和N的取值，还可以为其它值，本实施例在此再以两个具体的实施例为例，对本发明的电路系统进行详细说明。
[0071]图7为本发明电路系统实施例二的结构示意图，在本实施例中，所述N等于5，所述M等于3 ;5段传输线形成的电路系统为三分支定向稱合器。5段传输线分别为Zjf应的一条传输线，Z2对应的两条传输线，Z3对应的两条传输线。本领域技术人员可以理解，本实施例中涉及的电路系统的传输线不包括馈电传输线
[0072]该三分支定向耦合`器功能是将输入信号按照一定的功率比例分为两路输出；比如I端口为输入端口，则3端口、4端口为输出端口，输出信号的功率分配比例根据分支线阻抗Z2和Z3确定，2端口为隔离端口，理论上没有信号输出。
[0073]图8为图7实施例所示的电路系统的导纳示意图。如图8所示,阻抗Z1对应的导纳为G2,阻抗Z2对应导纳G1,阻抗Z3对应导纳H。导纳A对应馈电传输线，馈电传输线的阻抗为50 Ω，作用为在测试过程中，设置在端口，用于实现馈电过程。该3种不同的阻抗满足的预设函数关系，可以体现在阻抗对应的导纳上。A、G2和H满足如下预设函数关系:
[0074]G^G1H2/(1+Gi2)(3)
[0075]在图8中，U1为I端口的输入电压，仏为3端口的输出电压，仏为4端口的输出电压。U3和U4满足如下关系:
[0076]U3/U4= [26^2+62 (1-G12) ] /2 (H2-G1G2)(4)
[0077]根据式(3)和式(4)可以计算出三分支定向耦合器的3dB耦合条件(即3、4端口等功率输出)为Gi=21/2-l，H2=21/2G2，通常取H=G2=21/2。再结合PCB介质基板材料情况，得到图7所示的宽带3dB三分支定向耦合器电路包括3种阻抗，对应3种线宽的传输线，分别为阻抗Z1=SO Ω，对应的线宽为Wl=43mil，其它两条线宽较细的传输线对应相同的高阻抗值Ζ2=121 Ω，线宽w2=6mil，两条线宽较粗的传输线对应相同的低阻抗值Ζ3=35.4Ω，线宽w3=62mil。对应PCB截面图与图3类似。其中，三分支定向耦合器较二分支定向耦合器具有带宽宽的特点，PCB背面保留完整的铜箔作为参考地；通过连接器或电缆从PCB正面上连接二分支定向耦合器的I端口、2端口，3端口、4端口为输出端口，可以连接天线等负载器件，也可以用连接器或电缆测试输出端口的工作情况。
[0078]图9为现有技术的典型电路系统的结构示意图二。图9与图7的区别为，没有在低阻抗传输线的两侧设置铜线。请结合图7和图9，在低阻抗传输线的两侧没有设置铜线时，Ζ3=35.4Ω，w3=63.5mil。在低阻抗传输线的两侧设置铜线后，铜线距离低阻抗传输线的间距d=10mil, Zs=35.4 Ω , w3=62miL.即图7和图9虽然低阻抗传输线的线宽不同，但是在低阻抗传输线的两侧设置铜线后，阻抗值相同。此时，图7中低阻抗传输线的线宽为标准低阻抗传输线的线宽，高阻抗传输线的线宽为标准高阻抗传输线的线宽，铜线的线宽为标准铜线的线宽，低阻抗传输线与铜线之间的间距为标准间距。
[0079]而在PCB制作过程中，出现过蚀刻和欠蚀刻的情况，线宽误差对电路系统中传输线的性能有非常明显的影响。图10为图9实施例所示的现有技术的典型电路系统的耦合度容差仿真示意图二，由图10可知，当线宽误差±2mil时，在1.7GHz~2.15GHz频率范围内，典型电路系统的耦合度容差范围为±0.55dB。
[0080]图11为图6实施例所示的电路系统的耦合度容差仿真示意图，如图11所示，本实施例的电路系统，不改变PCB层叠的前提下，运用低阻抗传输线与低阻抗传输线两侧设置的铜线形成共面波导结构，当线宽误差±2mil时，在1.7GHz~2.15GHz频率范围内，图9所示耦合度容差范围为±0.04dB，而图10所示的典型电路系统耦合度容差范围±0.55dB，由此可知，本实施例使PCB板的容差性能大幅改善，效果理想，完全满足容差性能提升的要求，避免PCB制作过程中线宽误差对电路系统性能产生的影响。对于具体的原理和技术效果，请参照N等于4，M等于2的实施例，本实施例此处不再赘述。
[0081]图12为本发明电路系统实施例三的结构示意图，在本实施例中，所述N等于4，所述M等于4 ;其中，4段传输线形成的所述电路系统为不等分功率分配器。4段传输线分别为Z21对应的一条传输线，Z22对应的一条传输线，Z31对应的一条传输线，Z32对应的一条传输线。本领域技术人员可以理解，本`实施例中涉及的电路系统的传输线不包括馈电传输线。
[0082]图13为图11实施例所示的电路系统的各段阻抗示意图。不等分(Wilkinson)功率分配器的功能是将输入信号按照一定的功率比例分为两路输出，即I端口为输入端口，2端口、3端口为输出端口，输出信号的功率分配比例根据分支线阻抗Z21和Z31确定。
[0083]若2端口和3端口之间的功率比是K2=P3/P2，则5种阻抗(Ztl、Z21、Z22、Z31、Z32)满足如下预设函数关系:
[0084]Z31=Z0 [(1+K2)/K3]1/2(5)
[0085]Z21=K2Z31=Z0 [K (1+K2)]1/2(6)
[0086]Z22=Ztl ⑷1/2(7)
[0087]Z32=Ztl/⑷1/2(8)
[0088]根据式(5)至(8)并结合PCB介质基板材料，通过各端口设置的一段ZQ=50 Ω的馈电传输线进行馈电，按4dB的比例分配到2端口、3端口的两个分支电路阻抗分别为Ζ21=47Ω和Ζ31=117Ω，对应的线宽分别为w21=35mil和w31=5.7mil。其中低阻抗传输线接一段Ζ22=40 Ω的阻抗匹配线，线宽w22=59mil，高阻抗传输线接一段Z32=62.8的阻抗匹配线，线宽w32=29mil。对应PCB截面图与图3类似。本实施例的功率分配器采用了单面PCB结构，PCB背面保留完整的铜箔作为参考地；PCB正面铜箔通过蚀刻方式形成功率分配器所需的图形。通过连接器或电缆从PCB正面上连接功率分配器的I端口，2端口、3端口为输出端口，可以连接天线等负载器件，也可以用连接器或电缆测试输出端口的工作情况。
[0089]图14为现有技术的典型电路系统的结构示意图三。图14与图12的区别为，没有在低阻抗传输线的两侧设置铜线。请结合图12和图14，在低阻抗传输线的两侧没有设置铜线时，Ζ21=47Ω, w21=47miL.在低阻抗传输线的两侧设置铜线后，铜线距离低阻抗传输线的间距d=10mil，Z21=47Q，w21=35mil。即图12和图14虽然低阻抗传输线的线宽不同，但是在低阻抗传输线的两侧设置铜线后，阻抗值相同。此时，图12中低阻抗传输线的线宽为标准低阻抗传输线的线宽，高阻抗传输线的线宽为标准高阻抗传输线的线宽，铜线的线宽为标准铜线的线宽，低阻抗传输线与铜线之间的间距为标准间距。
[0090]而在PCB制作过程中，出现过蚀刻和欠蚀刻的情况，线宽误差对电路系统中传输线的性能有非常明显的影响。图15为图14实施例所示的现有技术的典型电路系统的耦合度容差仿真示意图三，由图15可知，当线宽误差±2mil时，在1.7GHz?2.15GHz频率范围内，典型电路系统的耦合度容差范围为±0.5dB。
[0091]图16为图12实施例所示的电路系统的耦合度容差仿真示意图，如图16所示，本实施例的电路系统，不改变PCB层叠的前提下，运用低阻抗传输线与低阻抗传输线两侧设置的铜线形成共面波导结构，当线宽误差±2mil时，在1.7GHz?2.15GHz频率范围内，本实施例耦合度容差范围为±0.ldB，较图15所示的电路系统的耦合度容差范围±0.5dB，容差性能大幅改善，效果理想，完全满足容差性能提升的要求，避免PCB制作过程中线宽误差对电路系统性能产生的影响。对于具体的原理和技术效果，请参照N等于4，M等于2的实施例，本实施例此处不再赘述。
[0092]本领域技术人员可以理解，在具体实现过程中，本实施例中的M和N的取值，并不限于本实施例所列出的取值，还可以为其它取值，本实施例此处不做特别限制。
[0093]本领域普通技术人员可以理解:实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括:R0M、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
[0094]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【权利要求】
1.一种电路系统,其特征在于,包括:N段传输线,所述N ^ 2 ； 其中，所述N段传输线具有M种不同的阻抗，所述N > M > 2，所述M种不同的阻抗满足预设函数关系，所述M种不同的阻抗对应M种不同线宽的传输线； 在所述M种不同阻抗的传输线中，在低阻抗传输线的两侧设置铜线，所述铜线接地； 其中，所述低阻抗传输线与所述低阻抗传输线两侧设置的铜线形成共面波导结构，以使线宽误差对所述低阻抗传输线的耦合度的影响与所述线宽误差对高阻抗传输线的耦合度的影响可以相互抵消。
2.根据权利要求1所述的电路系统，其特征在于，在所述线宽误差为欠蚀刻引起时，所述低阻抗传输线的线宽小于标准低阻抗传输线的线宽，所述低阻抗传输线的线宽与标准低阻抗传输线的线宽的差值为第一差值； 所述高阻抗传输线的线宽小于标准高阻抗传输线的线宽，所述高阻抗传输线的线宽与标准高阻抗传输线的线宽的差值为第二差值，所述第二差值与所述第一差值相同； 所述铜线的线宽小于标准铜线的线宽，所述铜线的线宽与所述标准铜线的线宽的差值为第三差值，所述第三差值与所述第一差值相同； 所述铜线与所述低阻抗传输线之间的实际间距大于标准间距。
3.根据权利要求1所述 的电路系统，其特征在于，在所述线宽误差为过蚀刻引起时，所述低阻抗传输线的线宽大于标准低阻抗传输线的线宽，所述低阻抗传输线的线宽与标准低阻抗传输线的线宽的差值为第四差值； 所述高阻抗传输线的线宽大于标准高阻抗传输线的线宽，所述高阻抗传输线的线宽与标准高阻抗传输线的线宽的差值为第五差值，所述第五差值与所述第四差值相同； 所述铜线的线宽大于标准铜线的线宽，所述铜线的线宽与所述标准铜线的线宽的差值为第六差值，所述第六差值与所述第四差值相同； 所述铜线与所述低阻抗传输线之间的实际间距小于标准间距。
4.根据权利要求1至3任一项所述的电路系统，其特征在于，所述传输线为微带线或带状线。
5.根据权利要求4所述的电路系统，其特征在于，所述N等于4，所述M等于2; 其中，4段传输线组成的所述电路系统为二分支定向耦合器。
6.根据权利要求4所述的电路系统，其特征在于，所述N等于5，所述M等于3; 其中，5段传输线组成的所述电路系统为三分支定向耦合器。
7.根据权利要求4所述的电路系统，其特征在于，所述N等于4，所述M等于4; 其中，4段传输线组成的所述电路系统为不等分功率分配器； 所述在低阻抗传输线的两侧设置铜线，包括: 在4种阻抗不同的传输线中，在除阻抗匹配线以外的其中一种低阻抗传输线的两侧设置铜线。
【文档编号】H05K1/02GK103702510SQ201310750542
【公开日】2014年4月2日 申请日期:2013年12月31日 优先权日:2013年12月31日
【发明者】罗兵, 覃雯斐 申请人:华为技术有限公司