像素记忆电路及其驱动方法、阵列基板和显示装置与流程

本申请要求于2018年4月26日提交的中国专利申请no.201810387124.8的优先权，其公开通过引用整体合并于此。本公开涉及电路，具体地，涉及像素记忆(memory-in-pixel)电路及其驱动方法、阵列基板和显示装置。
背景技术：
：最近，智能可穿戴设备的发展对显示面板提出了很高的要求。在显示面板中使用像素记忆技术是更节能显示技术的新趋势。然而，现在像素记忆技术基于cmos工艺，使用像素记忆技术的像素电路工艺复杂且合格率低，从而增加了像素记忆技术的成本，并且限制了像素记忆技术的发展和应用范围。技术实现要素：因此，本公开的一个示例是一种像素记忆电路。该像素记忆电路包括开关子电路和数据输入子电路。数据输入子电路可以包括第一浮栅晶体管和第二浮栅晶体管。数据输入子电路可以构造为在开关子电路的控制下将数据信号从多条数据线中的一条传送至像素电极。本公开的另一示例是一种阵列基板。该阵列基板包括多个像素单元。像素单元中的至少一个包括根据本公开的一个实施例的像素记忆电路。本公开的另一示例是一种显示装置，其包括根据本公开的一个实施例的阵列基板。本公开的又一示例是一种像素记忆电路的驱动方法，该像素记忆电路是根据本公开的一个实施例的像素记忆电路。像素记忆电路包括开关子电路和数据输入子电路。数据输入子电路包括第一浮栅mosfet和第二浮栅mosfet。所述驱动方法包括传送步骤，用于在栅线的栅信号的控制下通过开关子电路将控制信号从多个控制信号端传送至数据输入子电路；以及通过数据输入子电路将数据信号从多条数据线中的一条传送至像素电极。来自所述多个控制信号端的控制信号中的仅一个为负电压。附图说明所附权利要求中特别指出并清楚地要求保护被视为本发明的主题。通过以下结合附图的详细描述，本发明的前述和其他目的、特征和优点是显而易见的，附图中：图1是根据本公开的一些实施例的像素记忆电路的示意性结构图；图2是浮栅晶体管响应于施加至浮栅晶体管的控制极的正电位或负电位的输出特性曲线的示意图；图3是根据本公开的一些实施例的像素记忆电路的示意性结构图；图4是根据本公开的一些实施例的像素记忆电路的示意性结构图；图5是根据本公开的一些实施例的像素记忆电路的示意性结构图；图6是根据本公开的一些实施例的阵列基板的示意性结构图；图7是根据本公开的一些实施例的像素记忆电路中的信号端的时序图。具体实施方式为了使本领域技术人员更好地理解本公开的技术方案，下面结合附图和实施例对本公开进行进一步详细描述。在本公开的整个说明书中，参考图1至图7。在参考附图时，贯穿全文示出的相同结构和元件用相同的附图标记表示。在本说明书中，可以添加术语“第一”、“第二”等作为前缀。然而，这些前缀仅为了区分术语而添加，而没有诸如顺序和相对优点之类的特定含义。在本公开的描述中，除非另外具体限定，否则“多个”的含义是两个或更多个。在说明书的描述中，对术语“一些实施例”、“一个实施例”、“示例性实施例”、“示例”、“特定示例”或“一些示例”等的引用旨在表示结合实施例或示例描述的特定特征、结构、材料或特性包括在本公开的至少一些实施例或示例中。术语的示意性表达不一定指代相同的实施例或示例。此外，所描述的具体特征、结构、材料或特性可以以任何合适的方式包括在任何一个或多个实施例或示例中。由于晶体管的源极和漏极是对称的，因此其源极和漏极是可互换的。在当前公开中，源极被称为第一极；漏极被称为第二极。根据本公开的附图，晶体管的中间端为栅极，晶体管的信号输入端为源极，晶体管的信号输出端为漏极。此外，当前公开中使用的晶体管可以是n型晶体管和p型晶体管中的一者。p型晶体管在栅极处于低电平时导通并且在栅极处于高电平时截止。n型晶体管在栅极处于高电平时导通并且在栅极处于低电平时截止。此外，本公开各种实施例中的多个信号分别具有相应的有效电位和非有效电位。有效电位和非有效电位仅仅代表信号电位的两种状态，而不意味着整个公开中的有效电位或非有效电位具有特定值。可以理解的是，有效电位是能够启动电子元件的信号电位。图1是根据本公开的一些实施例的像素记忆电路的示意性结构图。如图1所示，像素记忆电路包括开关子电路102和数据输入子电路104。数据输入子电路104可以包括第一浮栅晶体管tf1和第二浮栅晶体管tf2。数据输入子电路104可以构造为在开关子电路102的控制下将数据信号从多条数据线106和108中的一条传送至像素电极110。浮栅晶体管是包含浮栅的晶体管。浮栅与其在晶体管中的周围结构电隔离，并且浮栅构造为在其中保持电荷，从而实现数据位的持久存储。在一个实施例中，浮栅晶体管是能够在用于存储数据的存储器器件中保持电荷的互补金属氧化物半导体(cmos)器件。浮栅晶体管具有两个栅极：一个是浮栅，另一个是接收电信号的控制栅。这两个栅极通过通常称为氧化层的薄介电材料彼此分离。因为浮栅被氧化层电隔离并且不与任何结构电连接，所以其上的任何电子或电荷都被其捕获。无论是否对栅极供电，包围浮栅的氧化层都会保持捕获电子，从而实现数据位的持久存储。若未对浮栅施加电位(即中性)，则器件几乎像普通金属氧化物半导体场效应晶体管(mosfet)一样工作。图2是浮栅晶体管响应于施加至浮栅晶体管的控制极的正电位或负电位的输出特性曲线(vgs-id)的示意图。晶体管的阈值电压是施加至控制栅的使晶体管导通的最小电压。通过向控制栅施加负电位或正电位控制转移到浮栅的电子量，以调整浮栅晶体管的阈值电压。如图2所示，当对浮栅晶体管的控制极施加负电位时，电子被迫通过氧化层进入沟道，电子会在沟道中被吸引至施加正电的源电极。从而，浮栅晶体管的阈值电压沿负方向偏移至vth-。在从控制栅去除负电位后，由于正电荷聚集在浮栅上，因此更容易形成源极和漏极之间的沟道。当对浮栅晶体管的控制栅施加正电位时，电子从沟道被吸引至浮栅，并被浮栅捕获。从而，浮栅晶体管的阈值电压沿正方向偏移至vth+。在从控制栅去除正电位后，由于电子聚集在浮栅，一定程度上会屏蔽沟道区域和控制栅，并会阻碍源极和漏极之间形成沟道。然而，与没有浮栅的mosfet不同，一旦失去供电，浮栅保持其电荷，因为它没有电连接到任何结构。因此，即使失去供电，晶体管也记住其“导通”状态。根据其性质，浮栅晶体管更加省电，并且与传统mosfet工艺更加兼容。在一些实施例中，如图1所示，开关子电路102包括第一开关晶体管t1和第二开关晶体管t2。第一开关晶体管t1的控制极耦接至栅线112，第一开关晶体管t1的第一极耦接至第一控制信号端vh1，第一开关晶体管t1的第二极耦接至第一浮栅晶体管tf1的控制极。第二开关晶体管t2的控制极耦接至栅线112，第二开关晶体管t2的第一极耦接至第二控制信号端vh2，第二开关晶体管t2的第二极耦接至第二浮栅晶体管tf2的控制极。开关子电路可以构造为在栅线112的栅信号的控制下将来自第一控制信号端vh1的第一控制信号和来自第二控制信号端vh2的第二控制信号分别传送至第一浮栅晶体管tf1和第二浮栅晶体管tf2。在一些实施例中，如图1所示，多条数据线包括第一数据线106和第二数据线108。第一浮栅晶体管tf1的第一极耦接至第一数据线106。第一浮栅晶体管tf1的第二极耦接至像素电极110。第二浮栅晶体管tf2的第一极耦接至第二数据线108。第二浮栅晶体管tf2的第二极耦接至像素电极110。在上述实施例中，为了示出目的，每个晶体管为n型晶体管，有效电位为相对于无效电位更高的电位。也就是说，第一浮栅晶体管tf1和第二浮栅晶体管tf2是n型晶体管，第一开关晶体管t1和第二开关晶体管t2是n型晶体管。在一些其他实施例中，这些晶体管也可以采用p型晶体管。当这些晶体管采用p型晶体管时，有效电位是相对于无效电位更低的电位。此外，每个信号端的电位变化可与图7所示的电位变化相反。在本公开的一些实施例中，像素记忆电路包括开关子电路102、第一浮栅晶体管tf1、第二浮栅晶体管tf2和存储子电路201。存储子电路201可以构造为维持第一浮栅晶体管tf1的控制极和第二浮栅晶体管tf2的控制极的电位。具体地，存储子电路201可以构造为在开关子电路102导通时，将第一浮栅晶体管tf1的控制极的电位维持为第一控制信号的电位，并将第二浮栅晶体管tf2的控制极的电位维持为第二控制信号的电位。图3是根据本公开所构思的一些实施例的像素记忆电路的示意性结构图。如图3所示，存储子电路包括电容器cst1。电容器cst1的第一极耦接至第一浮栅晶体管tf1的控制极，电容器cst1的第二极耦接至第二浮栅晶体管tf2的控制极。图4是根据本公开所构思的一些实施例的像素记忆电路的示意性结构图。如图4所示，存储子电路包括第一电容器cst1和第二电容器cst2。第一电容器cst1的第一电极耦接至第一浮栅晶体管tf1的控制极。第一电容器cst1的第二极耦接至公共电极vcom。第二电容器cst2的第一电极耦接至第二浮栅晶体管tf2的控制极。第二电容器cst2的第二极耦接至公共电极vcom。这样，可以进一步保证第一浮栅晶体管tf1的控制极和第二浮栅晶体管tf2的控制极的电位的稳定性。图5是根据本公开所构思的一些实施例的像素记忆电路的示意性结构图。如图5所示，存储子电路还包括第三电容器cst。第三电容器cst的第一极耦接至像素电极vp。第三电容器cst的第二极耦接至公共电极vcom。第三电容器cst可以构造为稳定地维持像素电极的电位，以避免晶体管漏电流。在一些实施例中，第三电容器cst的电介质是固体绝缘材料而不是液晶，从而保证了像素电极电位的稳定性。在本公开的一些实施例中，公共电极可以是单独的层，也可以与其他电极层布置在同一层。图6是根据本公开的一些实施例的阵列基板的示意性结构图。如图6所示，阵列基板500包括多个像素单元502。像素单元502中的至少一个包括根据本公开的一个实施例的像素记忆电路mip。在一些实施例中，阵列基板还可包括多条栅线gate1、gate2、...、gate(n-1)、gaten。所述多个像素单元502呈阵列排布。布置在同一行的像素单元的开关子电路耦接至同一条栅线。在本公开的一些实施例中，公共电极可以是单独的层，也可以与其他电极层布置在同一层。例如，布置在第n行的像素单元的公共电极耦接至布置在第(n-1)行的像素单元的栅极。根据本公开的一些实施例，提供了一种显示装置。该显示装置包括根据上述任一实施例的阵列基板。显示装置可以是液晶面板、电子纸、oled面板、amoled面板、移动电话、平板电脑、电视机、笔记本电脑、数字相框、导航仪或具有显示功能的其他产品或部件。在本公开所构思的实施例中描述的像素记忆电路简单，并且与传统薄膜晶体管工艺兼容。同时，在显示面板中使用像素记忆电路可以实现较高的每英寸像素数(ppi)，特别是对于低位和低刷新频率的显示面板，例如可穿戴设备(智能手表等)和电子价格标签。本公开的另一个示例是一种像素记忆电路的驱动方法。图7是根据本公开的一些实施例的像素记忆电路中的信号端的时序图。本公开的实施例提供的像素记忆电路的驱动方法包括数据写阶段和数据保持阶段。在实施例中，每个晶体管为n型晶体管，有效电位为相对于无效电位更高的电位。在一些其他实施例中，这些晶体管也可以采用p型晶体管。当这些晶体管采用p型晶体管时，有效电位是相对于无效电位更低的电位。此外，每个信号端的电位变化可与图7所示的电位变化相反。在数据写阶段，在栅线(例如，gate(n-1))的栅信号的控制下通过开关子电路将来自多个控制信号端(例如，vh1和vh2)的控制信号传送至数据输入子电路。此外，通过数据输入子电路将来自多条数据线中的一条的数据信号(例如，vwhite或vblack)传送至像素电极。来自所述多个控制信号端的控制信号中的仅一个为负电压。在一个实施例中，在栅线的栅信号的控制下通过开关子电路将来自所述多个控制信号端的控制信号传送至数据输入子电路包括：在栅线的栅信号的控制下，依次将第一控制信号和第二控制信号从第一控制信号端vh1和第二控制信号端vh2分别传送至第一浮栅晶体管tf1的控制极和第二浮栅晶体管tf2的控制极。若浮栅晶体管的浮栅带负电，则浮栅晶体管产生更正的阈值电压。因此，当将低电位施加到浮栅晶体管的控制栅时，浮栅晶体管将不会导通。相反，若浮栅带正电，则浮栅晶体管产生更负的阈值电压，当将低电位施加到浮栅晶体管的控制栅时，浮栅晶体管将会导通。同时，浮栅晶体管保持其电荷，因为它没有电连接到任何结构。因此，即使失去供电，浮栅晶体管也记住其“导通”状态。如图7所示，在数据写阶段，依次通过栅线gate(n-1)和gate(n)输出有效电平vgh。在gate(n-1)的有效电平持续期间，与栅线gate(n-1)耦接的第一开关晶体管t1和第二开关晶体管t2导通。因此，来自第一控制信号端vh1和第二控制信号端vh2的第一控制信号和第二控制信号被分别传送至第一浮栅晶体管tf1的控制极和第二浮栅晶体管tf2的控制极。在一些实施例中，如图1所示，第二浮栅晶体管tf2的第一极耦接至第二数据线108，第二数据线108提供数据信号vblack。第一浮栅晶体管tf1的第一极耦接至第一数据线106，第一数据线106提供数据信号vwhite。在gate(n-1)的有效电平持续期间，第二控制信号首先变为vthh，先使第二浮栅晶体管tf2具有更正的阈值电压，然后第二控制信号返回至vtl2。同时，第一控制信号变为vthl，使第一浮栅晶体管tf1具有更负的阈值电压，然后第一控制信号返回至vtl1。因此，在gate(n-1)的有效电平持续期间，第二浮栅晶体管tf2截止，第一浮栅晶体管tf1导通，以将数据信号vwhite从第一数据线106传送至像素电极110。在gaten的有效电平持续期间，与栅线gaten耦接的第一开关晶体管t1和第二开关晶体管t2导通。因此，来自第一控制信号端vh1和第二控制信号端vh2的第一控制信号和第二控制信号被分别传送至第一浮栅晶体管tf1的控制极和第二浮栅晶体管tf2的控制极。在gaten的有效电平持续期间，第一控制信号首先变为vthh，先使第一浮栅晶体管tf1具有更正的阈值电压，然后第一控制信号返回至vtl1。同时，第二控制信号变为vthl，使第二浮栅晶体管tf2具有更负的阈值电压，然后第二控制信号返回至vtl2。因此，在gaten的有效电平持续期间，第一浮栅晶体管tf1截止，第二浮栅晶体管tf2导通，以将数据信号vblack从第二数据线108传送至像素电极110。当像素电极要接收数据信号vblack时，这意味着第二浮栅晶体管tf2应导通，第一浮栅晶体管tf1应截止。相反，当像素电极要接收数据信号vwhite时，这意味着第二浮栅晶体管tf2应截止，第一浮栅晶体管tf1应导通。晶体管将在vgs>vth时导通，在vgs<vth时截止。vgs是晶体管的栅极电压与晶体管的源极电压之间的电压差。vth是晶体管的阈值电压。在一些实施例中，由于第一浮栅晶体管tf1和第二浮栅晶体管tf2的vgs分别由vtl1和vtl2的电位确定，为了确保第一浮栅晶体管tf1和第二浮栅晶体管tf2保持稳定状态，vtl1和vtl2的电位在以下所示范围内：vtl1vtl2黑色<(vth+-vb-)>(vth-+vb+)白色>(vth--vw+)<(vth+-vw-)vth+和vth-分别是浮栅晶体管的阈值电压的正偏移和负偏移。vb+相对于参考电位的幅度与vb-相对于参考电位的幅度基本上相同。参考电位可以是公共电极的电位，例如，参考电位是0v。vb+的相位与vb-的相位相反。vw+相对于参考电位的幅度与vw-相对于参考电位的幅度基本上相同。vw+是比参考电位更高的电位，vw-是比参考电位更低的电位。参考电位可以是公共电极的电位。例如，参考电位为0v，vw+的相位与vw-的相位相反。如图7所示，在本公开的一些实施例中，第一控制信号vthl的幅度与第二控制信号vthh的幅度基本上相同；第一控制信号vthl的相位与第二控制信号vthh的相位相反。在本公开的实施例中，每个晶体管为n型，vthl的值的范围在约-30v至约-20v之间，vthh的值的范围在20v至30v之间。vgh的值的范围在25v至约35v之间；vgl的值的范围在-35v至-25v之间。在数据保持阶段，第一控制信号端vh1和第二控制信号端vh2均保持低电位，来自多条数据线的数据信号变为方波信号，以节省功耗。在数据保持阶段，公共电极的公共信号也可以变为频率与数据信号相同的方波信号，以更节省功耗。与现有技术中仅由不具有浮栅的晶体管构成的像素记忆电路相比，本公开的实施例提供的电路具有减少功耗和制造成本以及提高产品良率的优点。如图7所示，在本公开的一些实施例中，来自多条数据线中的每一条的数据信号的电位彼此不同，具体地，数据信号vwhite与数据信号vblack的电位不同，以便在像素单元中实现不同灰阶。在说明书中阐述了本公开的原理和实施例。本公开的实施例的描述仅用于帮助理解本公开的方法及其核心思想。同时，对于本领域技术人员而言，本公开涉及本公开的范围，技术实施例不限于技术特征的特定组合，还应包括通过在不脱离本发明构思的情况下将技术特征或技术特征的等同特征组合而形成的其它技术实施例。例如，可以通过用相似的特征替换如本公开中公开的(但不限于)上述特征来获得技术实施例。当前第1页12