压接式半导体模块及其制作方法
【技术领域】
[0001]本发明涉及功率半导体器件领域，尤其是涉及一种应用于压接式半导体模块的结构及其制作方法。
【背景技术】
[0002]IGBT (Insulated Gate Bipolar Transistor)，绝缘棚.双极型晶体管，是由 BJT(双极型三极管)和MOSFET (绝缘栅型场效应管)组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET的高输入阻抗和BJT的低导通压降两方面的优点。BJT饱和压降低、载流密度大、但驱动电流较大。MOSFET驱动功率很小、开关速度快、导通压降大、载流密度小。IGBT综合了以上两种器件的优点，驱动功率小而饱和压降低。由于以上诸多优点，使得IGBT非常适合应用于直流电压为600V及以上的变流系统如交流电机、变频器、开关电源、照明电路、牵引传动等领域。
[0003]而压接式半导体模块作为IGBT模块一种常用的封装方式，其具有双面散热、更宽广的安全工作区(S0A)、更高的工作结温、无焊层、无引线键合、高可靠性等特点。尤其是失效短路(Fail-to-Short)的特殊特性，使其相比于BJT晶闸管以及传统的引线键合/焊接式IGBT模块而言，在柔性直流输电换流阀中的器件直接串联、苛刻应用环境和高可靠性要求的铁路机车主变流器等应用领域中具有非常显著的竞争优势。
[0004]如附图1所示，为现有技术中一种典型的压接型IGBT封装结构，包括多个子模组17，一个PCB 7以及外壳(包括管盖4、底座5和管壳23等)等部分。外壳分别连接各子模组17的集电极(漏极)和发射极(源极)，栅极通过弹簧针19与PCB 7连接，再通过PCB 7上的电路汇集到栅极引出端6。其中，银片16的作用是补偿半导体芯片I厚度不一致而产生的误差，使得各半导体芯片I承受的压力均匀分布，当然也可以采用其他方案。为便于安装子模组17，外壳的电极台面被加工成与子模组17对应的多个凸台15，附图2给出了该结构的分解结构示意图。其中，每一个子模组17又是由独立的半导体芯片1、钼片(包括上钼片2和下钼片3)、弹簧针19以及塑料定位件18等部分构成。半导体芯片I进一步包括IGBT(Smosfet)芯片26，或者还有可能包括frd (或sbd)芯片22。
[0005]附图3和附图4示出了一个IGBT模块子模组的基本结构，如果是FRD (或SBD)芯片22则不需要弹簧针19。
[0006]在原有压接式半导体模块的基础上，有人继而提出了改进的方案:即将半导体芯片I烧结在一个大的圆钼片上，通过压接时PCB 7的各金属电极20与IGBT (或M0SFET)芯片26栅极的接触实现IGBT (或MOSFET )芯片26栅极互连并引出至IGBT模块，上钼片2仍然通过压接与半导体芯片I的正面金属连接，如附图5所示。IGBT芯片26进一步包括栅极
13、发射极24和集电极27，FRD芯片22进一步包括阴极25和阳极21。
[0007]然而无论是第一种典型的压接式半导体模块，还是单面与下钼片3烧结的压接式半导体模块，均存在一些技术缺陷:
(I)在第一种典型的压接式半导体模块中，子模组17需安装塑料定位件18以固定上钼片2、下钼片3和半导体芯片1，并固定定位IGBT栅极的弹簧针19，这就要求其各个部件配合紧密，因此组装过程非常复杂，且半导体芯片I在压接过程中非常容易破损。改进后的压接式半导体模块采用单面与下钼片3烧结的方式，虽取消了塑料定位件18，在一定程度上简化了组装的工艺，但当模块遇到冲击或振动时，上钼片2可能松动，从而导致与半导体芯片I的接触不可靠。
[0008](2)第一种典型的压接式半导体模块采用弹簧针19与半导体芯片I的栅极接触，并通过PCB 7压接引出至模块的外端。采用这种方式组装复杂，压接过程控制不好，很容易导致IGBT (或MOSFET )芯片26的栅极破损。而改进后的压接式IGBT采用PCB 7上的电极直接压在IGBT (或M0SFET)芯片26的栅极引出至模块的外端。虽然在一定程度上简化了组装工艺，但如果PCB 7的平整度控制不好，非常容易出现接触不良的问题。
[0009](3)对于平板型功率器件而言，内部均需通过充氮来确保其绝缘性能，但随着平板型IGBT模块电压等级的不断提升，对绝缘性能提出了更高的要求.而目前采用的充氮方式绝缘能力有限，严重影响了平板型IGBT模块的性能。
【发明内容】
[0010]有鉴于此，本发明的目的在于提供一种压接式半导体模块及其制作方法，能够有效地解决现有压接式IGBT的制作方法过于复杂，压接过程中芯片受到的应力大，绝缘性能较差的技术问题。
[0011]为了实现上述发明目的，本发明具体提供了一种压接式半导体模块的技术实现方案，压接式半导体模块，包括:半导体芯片、上钼片、下钼片、管盖、底座、栅极引出端、PCB和引线。所述上钼片设置在所述半导体芯片的上表面，所述下钼片设置在所述半导体芯片的下表面，所述下钼片采用大钼圆片结构。所述半导体芯片包括IGBT芯片或MOSFET芯片，所述IGBT芯片/MOSFET芯片的集电极/漏极烧结在所述下钼片上，并作为压接式半导体模块的集电极/漏极。所述上钼片烧结在IGBT芯片/MOSFET芯片的发射极/源极上，并作为压接式半导体模块的发射极/源极。所述PCB设置在烧结有半导体芯片的下钼片上，所述IGBT芯片/MOSFET芯片的栅极通过引线键合方式互连至所述PCB上，并通过所述PCB的内部线路汇集至所述栅极引出端。烧结有半导体芯片的下钼片固定在所述底座上，所述管盖设置在所述上钼片的上部。
[0012]优选的，烧结有半导体芯片的下钼片通过定位销固定在所述底座上。
[0013]优选的，在所述底座边缘的台阶表面或槽内设置有密封胶涂层。
[0014]本发明还具体提供了另外一种压接式半导体模块的技术实现方案，压接式半导体模块，包括:半导体芯片、上钼片、下钼片、管盖、底座、栅极引出端、PCB和引线。所述上钼片设置在所述半导体芯片的上表面，所述下钼片设置在所述半导体芯片的下表面，所述下钼片采用两个或三个以上子钼片的组合结构。所述半导体芯片包括IGBT芯片或MOSFET芯片，所述IGBT芯片/MOSFET芯片的集电极/漏极烧结在所述下钼片上，并作为压接式半导体模块的集电极/漏极。所述上钼片烧结在IGBT芯片/MOSFET芯片的发射极/源极上，并作为压接式半导体模块的发射极/源极。两面分别烧结有所述上钼片和下钼片的半导体芯片通过所述PCB固定在所述底座的凸台上，所述IGBT芯片或MOSFET芯片的栅极通过引线键合方式互连至所述PCB上，并通过所述PCB的内部线路汇集至所述栅极引出端。烧结有半导体芯片的下钼片固定在所述底座上，所述管盖设置在所述上钼片的上部。
[0015]优选的，在所述底座的凸台边缘的台阶表面设置有密封胶涂层。
[0016]优选的，所述半导体芯片还包括FRD芯片或SBD芯片，所述FRD芯片或SBD芯片的阴极烧结在所述下钼片上，所述FRD芯片或SBD芯片的阳极烧结在所述上钼片上。
[0017]优选的，所述压接式半导体模块还包括管壳，在所述管壳与两面分别烧结上钼片和下钼片的半导体芯片之间设置有绝缘胶灌注层，所述绝缘胶灌注层的上表面低于所述上钼片的上表面。
[0018]优选的，所述PCB通过压紧配合或绝缘螺丝紧固的方式安装在烧结有半导体芯片的下钼片上或安装在所述底座上。
[0019]本发明还具体提供了一种基于上述第一种压接式半导体模块的制作方法的技术实现方案，压接式半导体模块的制作方法，包括以下步骤:
5100:分别在半导体芯片的上表面、下表面烧结上钼片和下钼片，所述下钼片采用大钼圆片结构；所述半导体芯片包括IGBT芯片或MOSFET芯片，将所述IGBT芯片/MOSFET芯片的集电极/漏极烧结在所述下钼片上，并作为压接式半导体模块的集电极/漏极，将所述上钼片烧结在IGBT芯片/MOSFET芯片的发射极/源极上，并作为压接式半导体模块的发射极/源极；
5101:将PCB安装在烧结有所述半导体芯片的下钼片上；
5102:通过引线键合方式将所述IGBT芯片或MOSFET芯片的栅极互连至所述PCB上，并通过所述PCB的内部线路汇集至栅极引出端；
S103:在底座边缘的台阶表面或槽内涂覆密封胶，将烧结有所述半导体芯片的下钼片固定在所述底座上，并固化密封胶；
5104:在所述压接式半导体模块的管壳中注入绝缘胶并固化，所述绝缘胶的液面低于所述上钼片的上表面；