路U4B的FlO脚?F6脚接集成电路Ul的114脚、113脚、102脚、103脚、66脚，集成电路U4B的Gll脚接集成电路Ul的119脚、GlO脚接集成电路Ul的120脚、G7脚接集成电路Ul的96脚、G6脚接集成电路的97脚。集成电路U4C的C14脚、D13 脚?D16 脚、E14 脚、E16 脚、F15 脚、F16 脚、G12 脚、G13 脚、G15 脚、G16 脚、Hll 脚?H13脚、Jll脚、J12脚、K15脚、K16脚、L14脚?L16脚、M12脚、M14脚?M16脚、N12脚?N16脚、P14脚?P16脚接存储电路。集成电路U4D的L7脚?LlO脚依次接集成电路Ul的81脚、82脚、93脚、91脚，集成电路U4D的L12脚接集成电路Ul的137脚、MlI脚接集成电路Ul的90脚、N8脚接集成电路Ul的78脚、N9脚接集成电路Ul的87脚、NI I脚接集成电路Ul的155脚，集成电路U4D的P4脚接集成电路Ul的72脚、P5脚接集成电路Ul的71脚，集成电路U4D的Pll脚?P13脚依次接集成电路Ul的94脚、144脚、160脚，集成电路U4D的R3脚?R5脚依次接集成电路Ul的67脚、74脚、76脚，集成电路U4D的R7脚?RlO脚依次接集成电路Ul的80脚、84脚、86脚、92脚，集成电路U4D的R12脚?R14脚依次接集成电路Ul的138脚、136脚、148脚，集成电路U4D的T3脚?TlO脚依次接集成电路Ul的68脚、73脚、75脚、77脚、79脚、83脚、85脚、142脚，集成电路U4D的T12脚?T14脚依次接集成电路Ul的139脚、53脚、145脚，集成电路U4D的KlO脚接集成电路Ul的156脚、Kll脚接集成电路Ul的157脚。集成电路U4E的H4脚、Fl脚接Flash电路，集成电路U4E的J13脚、K12脚接地、G5脚通过电阻R4接地、LI3脚通过电阻R3接3V电源、J5脚通过电阻R2接3V电源、Ml3脚通过电阻Rl接3V电源。集成电路U4F的BI脚、G3脚、K3脚、Rl脚、A2 脚、A15 脚、C7 脚、ClO 脚、E7 脚、ElO 脚、B16 脚、G14 脚、K14 脚、R16 脚、M7 脚、MlO脚、P7脚、PlO脚、T2脚、T15脚接3V电源。集成电路U4F的G9脚、H7脚、HlO脚、J7脚接1.2V电源。集成电路U4G的地端接地。集成电路U4H的电源端接1.2V电源、地端接地。
[0023]本实施例的存储电路由集成电路U2连接构成，集成电路U2的型号为IS61LV25616，集成电路U2的I脚?10脚依次接集成电路U4C的N12脚、M12脚、N13脚、N14脚、P14脚?P16脚、N15脚、N16脚、M15脚，集成电路U2的32脚、23脚、13脚?22脚依次接集成电路U4C的M16脚、M14脚、L14脚?L16脚、K16脚、K15脚、H12脚、G16脚、G15脚、F15脚，集成电路U2的40脚?35脚依次接集成电路U4C的D14脚、E14脚、D13脚、C14脚、E16脚、D16脚，集成电路U2的31脚?29脚依次接集成电路U4C的D15脚、H13脚、G13脚，集成电路U2的41脚、26脚?24脚依次接集成电路U4C的G12脚、Hll脚、Jll脚、F16脚，集成电路U2的42脚?44脚、27脚、12脚、34脚、11脚、33脚、接地。
[0024]本实施例的Flash电路由集成电路U3连接构成，集成电路U3的型号为EPCS4。集成电路U3的5脚接集成电路U4A的C3脚、I脚接集成电路U4A的F4脚、6脚接集成电路U4E的H4脚、2脚接集成电路U4E的Fl脚、电源端接3V电源、地端接地。
[0025]本实用新型的工作原理如下:
[0026]系统上电，电路开始初始化，集成电路U3加载硬件程序到集成电路U4A?集成电路U4H，由集成电路U4A的F4脚和C3脚以及集成电路U4E的H4脚和Fl脚输入，完成集成电路U4A?集成电路U4H的硬件初始配置工作；集成电路Ul开始初始化，从集成电路U5读出初始的配置数据，由集成电路Ul的166脚输入，完成PCI Bus到Local Bus初始化配置。
[0027]电路正常工作时，当计算机或者其他主控设备发送两个浮点数除法运算命令时，首先，计算机或者其它主控设备通过PCI总线传输4个字节的浮点数到插座J1，并通过集成电路Ul将数据传输到集成电路U4A?集成电路U4H，经局部总线控制逻辑发送到浮点数I寄存器。其次，再通过PCI总线传输4个字节的浮点数数据，传输到浮点数2寄存器。然后，下一个时钟，进行内部硬件的浮点数运算电路；浮点数I与浮点数2进行浮点数除法。最后，根据计算机或者其它主控设备的命令，对运算的结果做进一步处理；一是:将运算结果回读到PCI总线；二是:启动SRAM控制逻辑实例，将运算结果存储到集成电路U2中。
【主权项】
1.一种浮点数除法运算控制器，其特征在于它具有: 对整机进行控制的FPGA电路； PCI电路，该电路与FPGA电路相连； Flash电路，该电路与FPGA电路相连； 存储电路，该电路与FPGA电路相连。
2.根据权利要求1所述的浮点数除法运算控制器，其特征在于所述的FPGA电路为:集成电路U4A的M4脚接集成电路Ul的143脚、N2脚接集成电路Ul的146脚、M2脚接集成电路Ul的153脚、J4脚接集成电路Ul的163脚、Ml脚接集成电路Ul的150脚、K5脚接集成电路Ul的149脚、E5脚接二极管Dl的正极、F4脚和C3脚接Flash电路，集成电路U4A的P3?Pl脚依次接集成电路Ul的135脚、154脚、152脚，集成电路U4A的L4脚?LI脚依次接集成电路Ul的151脚、159脚、158脚、134脚，二极管Dl的负极接地； 集成电路U4B的A14脚?A3脚依次接集成电路Ul的130脚、126脚、123脚、122脚、117脚、110脚、106脚、105脚、98脚、58脚、60脚、63脚，集成电路U4B的B14脚?B9脚接集成电路Ul的131脚、127脚、124脚、125脚、118脚、107脚，集成电路U4B的B7脚?B3脚接集成电路Ul的104脚、100脚、57脚、59脚、64脚，集成电路U4B的C13脚?Cll脚接集成电路Ul的129脚、128脚、121脚，集成电路U4B的C6脚?C4脚接集成电路Ul的54脚?56脚，集成电路U4B的Dll脚接集成电路Ul的112脚、DlO接集成电路Ul的111脚、D6接集成电路Ul的95脚，集成电路U4B的E6脚接集成电路Ul的65脚，集成电路U4B的FlO脚?F6脚接集成电路Ul的114脚、113脚、102脚、103脚、66脚，集成电路U4B的Gll脚接集成电路Ul的119脚、GlO脚接集成电路Ul的120脚、G7脚接集成电路Ul的96脚、G6脚接集成电路的97脚； 集成电路U4C的C14脚、D13脚?D16脚、E14脚、E16脚、F15脚、F16脚、G12脚、G13脚、G15 脚、G16 脚、Hll 脚?H13 脚、Jll 脚、J12 脚、K15 脚、K16 脚、L14 脚?L16 脚、M12脚、M14脚?M16脚、N12脚?N16脚、P14脚?P16脚接存储电路； 集成电路U4D的L7脚?LlO脚依次接集成电路Ul的81脚、82脚、93脚、91脚，集成电路U4D的L12脚接集成电路Ul的137脚、Mll脚接集成电路Ul的90脚、N8脚接集成电路Ul的78脚、N9脚接集成电路Ul的87脚、NI I脚接集成电路Ul的155脚，集成电路U4D的P4脚接集成电路Ul的72脚、P5脚接集成电路Ul的71脚，集成电路U4D的Pll脚?P13脚依次接集成电路Ul的94脚、144脚、160脚，集成电路U4D的R3脚?R5脚依次接集成电路Ul的67脚、74脚、76脚，集成电路U4D的R7脚?RlO脚依次接集成电路Ul的80脚、84脚、86脚、92脚，集成电路U4D的R12脚?R14脚依次接集成电路Ul的138脚、136脚、148脚，集成电路U4D的T3脚?TlO脚依次接集成电路Ul的68脚、73脚、75脚、77脚、79脚、83脚、85脚、142脚，集成电路U4D的T12脚?T14脚依次接集成电路Ul的139脚、53脚、145脚，集成电路U4D的KlO脚接集成电路Ul的156脚、Kll脚接集成电路Ul的157脚；集成电路U4E的H4脚、Fl脚接Flash电路，集成电路U4E的J13脚、K12脚接地、G5脚通过电阻R4接地、L13脚通过电阻R3接3V电源、J5脚通过电阻R2接3V电源、M13脚通过电阻Rl接3V电源； 集成电路U4F的BI脚、G3脚、K3脚、Rl脚、A2脚、A15脚、C7脚、ClO脚、E7脚、ElO脚、B16脚、G14脚、K14脚、R16脚、M7脚、MlO脚、P7脚、PlO脚、T2脚、T15脚接3V电源，集成电路U4F的G9脚、H7脚、HlO脚、J7脚接1.2V电源； 集成电路U4G的地端接地； 集成电路U4H的电源端接1.2V电源、地端接地；集成电路U4A?集成电路U4H的型号为 EP2C5F256C8。
【专利摘要】一种浮点数除法运算控制器，它具有：对整机进行控制的FPGA电路；PCI电路，该电路与FPGA电路相连；Flash电路，该电路与FPGA电路相连；存储电路，该电路与FPGA电路相连；本实用新型采用PCI协议、DMA方式传输，节省运算时间，浮点数的一切运算采用硬件实现，硬件电路可配置、调试方便、具有电路简单、使用方便可推广使用。
【IPC分类】G06F9-302, G06F7-535
【公开号】CN204347816
【申请号】CN201520022080
【发明人】李增生, 党学立, 赵宣铭
【申请人】榆林学院
【公开日】2015年5月20日
【申请日】2015年1月13日