专利名称：具有改善的电压电平变换器电路的显示装置的制作方法
背景技术：
本发明涉及显示装置，具体地说，涉及具有制作在显示板的基片上用于驱动像素的驱动电路的有源矩阵型显示装置。
显示板具有夹在一对基片之间的电光材料层。在本说明书中，术语“电光材料”是指其光学性质诸如光的传输、发射、折射率和吸收在电场或电流的影响下变化的材料。例如，所述电光材料包括液晶材料和场致发光材料。
作为例子，将考虑有源矩阵型液晶显示器。
在有源矩阵型液晶显示器中，每一个像素区是由排列在y轴方向并在x轴方向延伸的多根栅极信号线的2根相邻线和排列在x轴方向并在y轴方向延伸的多根漏极信号线的2根相邻线围绕而成的，所述各信号线制造在夹着液晶层的一对基片之一的液晶层侧的表面上。每一个像素区配备有由来自于栅极信号线之一的扫描信号驱动的薄膜晶体管和经由薄膜晶体管从漏极信号线之一接收视频信号的像素电极。
例如，像素电极在它和制造在所述一对基片的另一基片上的对电极之间产生电场，以便该电场控制通过二电极之间的液晶层的光透射。液晶显示器配备有用于供应扫描信号到每一栅极信号线的扫描信号驱动电路以及用于供应视频信号到每一漏极信号线的视频信号线驱动电路。
扫描信号驱动电路和视频信号线驱动电路由大量具有类似于制作在像素区上的薄膜晶体管结构的MIS(金属绝缘体半导体)晶体管构成，因此可以知道由多晶硅(p-Si)制像素区上的薄膜晶体管的半导体层的技术，以及扫描信号驱动电路和视频信号线驱动电路与所述像素同时制造在一对基片之一上的技术。这些电路包括由多晶硅制造的晶体管，所以它们的输出信号电平低点，因此，输出信号本身有时不足于驱动像素。为了解决这个问题，电压电平变换器结合到液晶显示器中，用于转换电压，如将脉冲从低电平转换到较高电平。通常使用如
图16和17所示的电压电平变换器。
当电压电平变换器包括多晶硅MOS晶体管时，已经指出由于多晶硅MOS晶体管中充电-载流子迁移率小于单晶的MOS晶体管，当它由外部小电压输入脉冲进行栅极控制时它的供电能力进一步减小，因此为了达到足于控制MOS晶体管的电流通断的电压值所需的时间增加了，从而上述的直通电流增加了。
本发明用于解决上述问题，本发明的一个目的是提供具有电压电平变换器的显示装置，充分抑制了上述的直通电流。
以下将简短地说明具有代表性的本发明。
根据本发明的实施例提供的显示装置包括；一对基片；夹在该对基片之间的电光材料层；形成于该对基片之间的多个像素；以及设置在该对基片之一上用于驱动多个像素的驱动电路，该驱动电路包括电平变换器电路，后者包括具有用多晶硅制造的半导体层的MISTFT(金属绝缘体半导体薄膜晶体管)，该电平变换器电路包括一对第一NMISTFT(N沟道型金属绝缘体半导体薄膜晶体管)和第一PMISTFT(P沟道型金属绝缘体半导体薄膜晶体管)，第一NMISTFT和第一PMISTFT中的每一个的栅极端子和第一端子都连接到用于经由第一电容接收输入脉冲的输入端；一对第二NMISTFT和第二PMISTFT，第二NMISTFT和第二PMISTFT中的每一个的第二端子经由第二电容连接到输入端；第三PMISTFT，其栅极端子连接到第一NMISTFT和第一PMISTFT的栅极端子和第一端子；第三NMISTFT，其栅极端子连接到第二NMISTFT和第二PMISTFT的第二端子；第三PMISTFT的第一端子、第一NMISTFT的第二端子、以及第一PMISTFT的第二端子连接到高压电源线；第三NMISTFT的第二端子、第二NMISTFT的栅极端子和第一端子、第二PMISTFT的栅极端子和第一端子连接到低压电源线，以及第三PMISTFT的第二端子和第三NMISTFT的第一端子之间的第一接合点连接到电平变换器电路的输出端。
根据本发明的另一个实施例提供的显示装置包括一对基片；夹在该对基片之间的电光材料层；形成于该对基片之间的多个像素以及设置在该对基片之一上用于驱动多个像素的驱动电路，该驱动电路包括电平变换器电路，后者包括具有用多晶硅制造的半导体层的MISTFT(金属绝缘体半导体薄膜晶体管)，该电平变换器电路具有串联配置的多个级，每个级包括一对第一NMISTFT(N沟道型金属绝缘体半导体薄膜晶体管)和第一PMISTFT(P沟道型金属绝缘体半导体薄膜晶体管)，第一NMISTFT和第一PMISTFT中每一个的第一端子和栅极端子都连接到用于经由第一电容接收输入脉冲的输入端；一对第二NMISTFT和第二PMISTFT，第二NMISTFT和第二PMISTFT中每一个的第二端子经由第二电容连接到输入端；第三PMISTFT，具有连接到第一NMISTFT和第一PMISTFT的栅极端子和第一端子的栅极端子；第三NMISTFT，具有连接到第二NMISTFT和第二PMISTFT的第二端子的栅极端子；第三PMISTFT的第一端子、第一NMISTFT的第二端子、以及第一PMISTFT的第二端子连接到高压电源线；第三NMISTFT的第二端子、第二NMISTFT的栅极端子和第一端子、第二PMISTFT的栅极端子和第一端子连接到低压电源线，以及第三PMISTFT的第二端子和第三NMISTFT的第一端子之间的第一接合点连接到输出端。
根据本发明的另一个实施例提供的显示装置包括一对基片；夹在该对基片之间的电光材料层；形成于该对基片之间的多个像素；以及设置在该对基片之一上用于驱动多个像素的驱动电路；该驱动电路包括电平变换器电路，后者包括相同导电类型并具有用多晶硅制造的半导体层的MISTFT(金属绝缘体半导体薄膜晶体管)，该电平变换器电路包括第一MISTFT；第二MISTFT；以及第三MISTFT；第一MISTFT和第二MISTFT的第一端子连接到用于接收输入脉冲的输入端；第一MISTFT和第二MISTFT的栅极端子连接到固定电压值电源线路；第一MISTFT的第二端子连接到第三MISTFT的栅极端子和电容器的第一端子；第三MISTFT的第二端子连接到高压电源线；第三MISTFT的第一端子连接到第二MISTFT的第二端子；以及第二MISTFT的第二端子、第三MISTFT的第一端子和电容器的第二端子的接合点连接到电平变换器的输出端。
根据本发明的另一个实施例提供的显示装置包括一对基片；夹在该对基片之间的电光材料层；形成于该对基片之间的多个像素以及设置在该对基片之一上用于驱动多个像素的驱动电路，该驱动电路包括电平变换器电路，后者包括相同导电类型并具有用多晶硅制造的半导体层的MISTFT(金属绝缘体半导体薄膜晶体管)，该电平变换器电路包括第一MISTFT、第二MISTFT、以及第三MISTFT；第一MISTFT和第二MISTFT的第一端子连接到用于接收输入脉冲的输入端；第一MISTFT的栅极端子连接到固定电压值电源线路；第二MISTFT的栅极端子接收与输入脉冲幅度相同、相位相反的脉冲；第一MISTFT的第二端子连接到第三MISTFT的栅极端子和电容器的第一端子；第三MISTFT的第一端子连接到高压电源线；以及第二MISTFT的第二端子、第三MISTFT的第二端子和电容器的第二端子的接合点连接到电平变换器的输出端。
根据本发明的另一个实施例提供的显示装置包括一对基片；夹在该对基片之间的电光材料层，形成于该对基片之间的多个像素；以及设置在该对基片之一上用于驱动多个像素的驱动电路；该驱动电路包括电平变换器电路，后者包括相同导电类型并具有用多晶硅制造的半导体层的MISTFT(金属绝缘体半导体薄膜晶体管)，该电平变换器电路具有串联配置的多个级，每个级包括第一MISTFT；第二MISTFT；以及第三MISTFT；第一MISTFT和第二MISTFT的第一端子连接到用于接收输入脉冲的输入端；第一MISTFT的栅极端子连接到固定电压值电源线路；第二MISTFT的栅极端子接收与输入脉冲幅度相同、相位相反的脉冲；第一MISTFT的第二端子连接到第三MISTFT的栅极端子和电容器的第一端子；第三MISTFT的第一端子连接到高压电源线；以及第二MISTFT的第二端子、第三MISTFT的第二端子和电容器的第二端子的接合点连接到输出端。
图14A是根据本发明的另一个实施例，制作在液晶显示器上的电压电平变换器的电路图，图14B图解说明图14A的电压电平变换器中输入脉冲和四个结点上信号的波形，图14C更详细地图解说明图14A的结点N1和N2的电势的变化，而图14D更详细地图解说明图14A的结点N3和N4的电势的变化；图15A是根据本发明的另一个实施例，制作在液晶显示器上的电压电平变换器的电路图，图15B图解说明图15A的电压电平变换器中输入脉冲和四个结点上信号的波形，图15C更详细地图解说明图15A的结点N1和N2的电势的变化，而图15D更详细地图解说明图15A的结点N3和N4的电势的变化；图16是一般传统的电压电平变换器的一个例子的电路图；以及图17是一般传统的电压电平变换器的另一个例子的电路图。
最佳实施例的详细说明下面将参考附图详细说明根据本发明的显示装置的各实施例。
为了明确起见，我们将假定说明书中自始至终把液晶材料层用作显示装置中的电光材料层。在下面的实施例中，不用说除了液晶材料层的电光材料层以外，可以使用如场致发光材料层代替。
图2表明由玻璃制成透明基片SUB1是夹着液晶层的一对相对的透明基片之一。在透明基片SUB1的液晶层侧表面的中心区(显示区AR)，除了其周边以外，有排列在y轴方向并在x轴方向延伸的多根栅极信号线GL和排列在x轴方向并在y轴方向延伸的多根漏极信号线DL。
每一个像素区由2根相邻栅极信号线GL以及2根相邻漏极信号线DL围绕的区域形成。每一个像素区配备有由来自于2根栅极信号线GL之一的扫描信号驱动的薄膜晶体管TFT和经由薄膜晶体管TFT从漏极信号线DL之一接收视频信号的像素电极PX。
扫描信号(电压信号)在图2中从上到下按顺序连续地提供给栅极信号线GL，并且该扫描信号将薄膜晶体管TFT导通。与此同步，像素电极PX经由处于接通状态的相应的薄膜晶体管TFT从相应的漏极信号线DL接收视频信号(电压信号)。
每一个像素电极PX在它和对电极(未显示)之间产生电场以便该电场控制通过液晶层的光透射，所述对电极是与透明基片SUB1相对的另一个透明基片的液晶层侧表面上所有像素区共用的电极。
每一个栅极信号线GL在其一端(图2的右手侧)连接到连续供应扫描信号给该栅极信号线GL的像素-驱动移位寄存器1。每一漏极信号线DL在其一端按次序(朝着图2上部的方向)连接到D-A变换器电路2、内存3、数据输入电路4、和水平地址译码器5。垂直地址译码器6和内存-驱动移位寄存器7连接到内存3。
提供给这种配置的液晶显示器的信息包括触发脉冲时钟信号、像素数据、水平像素地址以及垂直像素地址。触发脉冲时钟信号提供给内存-驱动移位寄存器7以及像素-驱动移位寄存器1，水平像素地址提供给水平地址译码器5，像素数据提供给数据输入电路4，以及垂直像素地址提供给垂直地址译码器6。
在上述电路配置中，电压电平变换器VLC配置在需要电压电平变换的位置。在图2中，电压电平变换器VLC与水平地址译码器5的输入端串联、用于接收水平像素地址，与数据输入电路4的输入端串联、用于接收像素数据，附加在内存3和D-A变换器电路2之间，以及附加在像素-驱动移位寄存器1和栅极信号线GL之间。
在制作于透明基片SUB1表面上的显示区AR和它的外围的电路上，利用光刻技术，有选择地蚀刻成指定图案的各导电层、各半导体层和各绝缘层的叠层形成薄膜晶体管(金属绝缘体半导体薄膜晶体管，以下称MISTFTS)，并且设置蚀刻成指定图案的像素电极、信号线等。半导体层例如由多晶硅(p-Si)构成。--电平变换器电路-图1A是电平变换器VLC的实施例的电路图。没有必要在图2指出的所有位置使用电平变换器VLC，可以在仅仅需要他们的位置或其他位置使用电平变换器VLC。
在图1A中，用于接收输入脉冲VIN的输入端经由第一电容C1连接到N沟道型MOS晶体管NMOS1的栅极端子和第一端子(源极端子和漏极端子之一)以及P沟道型MOS晶体管PMOS1的栅极端子和第一端子(源极端子和漏极端子之一)。用于接收输入脉冲VIN的所述输入端还经由第二电容C2连接到N沟道型MOS晶体管NMOS2的第二端子(源极端子和漏极端子中的另一个)以及P沟道型MOS晶体管PMOS2的第二端子(源极端子和漏极端子中的另一个)。
N沟道型MOS晶体管NMOS1和P沟道型MOS晶体管PMOS1两者的栅极端子和第一端子都连接到P沟道型MOS晶体管PMOS3的栅极端子。N沟道型MOS晶体管NMOS2和P沟道型MOS晶体管PMOS2的两者第二端子都连接到N沟道型MOS晶体管NMOS3的栅极端子。N沟道型MOS晶体管NMOS1和P沟道型MOS晶体管PMOS1两者的第二端子，以及P沟道型MOS晶体管PMOS3的第一端子都连接到高压电源线VDD。
N沟道型MOS晶体管NMOS2以及P沟道型MOS晶体管PMOS2的栅极端子和第一端子，以及N沟道型MOS晶体管NMOS3的第二端子都连接到低压电源线VSS。
下文中，参考字符VDD和VSS将不仅表示线路而且指定该线路上的电压。
P沟道型MOS晶体管PMOS3和N沟道型MOS晶体管NMOS3构成互补MOS晶体管(CMOS)，并且P沟道型MOS晶体管PMOS3的第二端子和N沟道型MOS晶体管NMOS3的第一端子之间的接合点形成输出端。
以下说明上述配置的电压电平变换器VLC的操作。图1B图解说明在图1A指出的结点N2到N4上的输入脉冲VIN和信号的波形。输入脉冲VIN分别经由电容C1和C2容性连接到结点N2和N3，并且输入脉冲VIN的电压变化±ΔV在结点N2和N3上分别引起电压变化±ΔV(N2)和±ΔV(N3)。电压变化±ΔV(N2)和±ΔV(N3)可以分别由以下方程式(1)和(2)近似表示ΔV(N2)＝C1×ΔV/(C1+C1S)(1)ΔV(N3)＝C2×ΔV/(C2+C2S)(2)，其中C1S和C2S就是所谓的分别形成于结点N2和N3上的寄生电容，分别等于形成于各自结点N2、N3的总电容减去正常电容C1、C2。
下文中，N沟道型MOS晶体管用NMOSb表示，b是用于识别的序号，P沟道型MOS晶体管用PMOSb表示，b是用于识别的序号。
以下的说明是基于假定为以下方程式(3)、(4)、(5a)和(5b)选定了电路参数ΔV(N2)＝Vth(NMOS1)+|Vth(PMOS1)|+V1eff(3)ΔV(N3)＝Vth(NMOS2)+|Vth(PMOS2)|+V2eff(4)V1eff＞0 (5a)V2eff＞0 (5b)，其中Vth(aMOSb)表示一个a(a＝p或n)沟道型MOS晶体管b(b＝用于识别的序号)的阈电压，以及Vceff义为施加于MOS晶体管的栅极端子并具有足够使MOS晶体管导通的电压值减去MOS晶体管的阈电压，被认为是操作电压，c是用于识别的序号。
假定输入脉冲VIN输入到结点N1(看图1A)，并且用于电路的电源在图1B的t0和t1之间的时间通电。结点N2的电压比高压电源电压VDD低大约|Vth(PMOS1)|，结点N3的电压比低压电源电压VSS高大约|Vth(PMOS2)|。PMOS3接收结点N2的电压作为它的栅极电压，而NMOS3接收结点N3的电压作为它的栅极电压。在这时串联的PMOS3和NMOS3有可能都处于它们的微弱传导(导通)状态，因此，存在这样的危险直通电流通过PMOS3和NMOS3从高压电源线VDD流到低压电源线VSS，引起结点N4的信号电压的不稳定，视直通电流的数值而定。通过在上电时或上电后立即改变输入脉冲VIN的电压以便截止PMOS3和NMOS3之一，这个问题可以解决。
当输入脉冲VIN从低电平(下文中简称“L”)到高电平(下文中简称“H”)变化+ΔV时，由于与电容C1和C2的电容耦合，结点N2和N3的电压分别提高了ΔV(N2)和ΔV(N3)。
在这种情况下，结点N2的电压V(N2)通过如下所示的方程式(3)获得。
V(N2)＝VDD+ΔV(N2)-|Vth(PMOS1)|＝VDD+Vth(NMOS1)+V1eff (6)这表明PMOS3被驱动到它的高度绝缘(截止)状态。
结点N3的电压V(N3)通过如下所示的方程式(4)获得。
V(N3)＝VSS+ΔV(N3)+|Vth(PMOS2)|＝VSS+Vth(NMOS2)+2|Vth(PMOS2)|+V2eff (7)这表明NMOS3处于它的导通状态。
结果，当输入脉冲VIN的电压变化+ΔV时，几乎同时引起PMOS3的截止状态和NMOS3的导通状态。
在从t1到t2期间，V(N2)＝VDD+Vth(NMOS1)+V1eff，因此NMOS导通并且V(N2)降低，而当V(N2)接近等于VDD+Vth(NMOS1)的电压时，NMOS1截止。这时PMOS3的栅极电压是V(N2)，等于VDD+Vth(NMOS1)，而源电压为电压VDD，因此PMOS维持截止状态。
同样，由于V(N3)＝VSS+Vth(NMOS2)+2|Vth(PMOS2)|+V2eff，所以PMOS2导通，并且V(N3)降低，但当V(N3)接近等于VSS+|Vth(PMOS2)|的电压时，PMOS2截止。
在这种情况下，如果|Vth(PMOS2)|≥Vth(NMOS3)，则NMOS3保持它的导通状态，但如果|Vth(PMOS2)|＜Vth(NMOS3)，则NMOS3截止并且进入截止状态。
以下将讨论|Vth(PMOS2)|≥Vth(NMOS3)的情况。因为PMOS3保持它的截止状态，所以，如果NMOS3可以将存储在结点N4的电荷C(N4)×(VINT-VSS)放电到线路VSS，可以使结点N4的电压V(N4)等于线路VSS的电压。C(N4)表示结点N4形成的电容，并且VINT表示在t1时刻结点N4的电压。
当NMOS3的栅极电压V(N2)变成等于VSS+|Vth(PMOS2)|时，供应的电流可以通过以下表示法(8)表示I(NMOS3，Vth(PMOS2))(8)如果选择电路参数以满足至少以下不等式(9)，则可以使V(N4)在结点N4的电压等于VSSI(NMOS3，Vth(PMOS2))×(t2-t1)≥C(N4)×(VINT-VSS) (9)并且如果满足以下不等式(10)|Vth(PMOS2)|＜Vth(NMOS3) (10)，则当V(N2)变成等于Vth(NMOS3)时，NMOS3截止。
令teff1为从t1开始NMOS3截止所需的时间。PMOS3处于截止状态，因此NMOS3的放电电荷Q′(1)可以通过对t1与(t1+teff1)之间的I(t)进行积分的下式表示Q′(1)＝∫I(t)dt (11)其中，令β＝NMOS3的电流转换因子，Q(t)＝结点N4在时间t的充电的数值C(N4)＝形成于结点N4的电容，则(a)如果Q(t)/C(N4)＜V(N3)(t)-Vth(NMOS2)，
则I(t)＝β((v(N3)(t)-Vth(NMOS2))(Q(t)/C(N4))-(Q(t)/C(N4))×(Q(t)/C(N4))/2，并且(b)如果Q(t)/C(N4)≥(V(N3)(t)-Vth(NMOS2))，则I(t)＝β(V(N3)(t)-Vth(NMOS2))×((V(N3)(t)-Vth(NMOS2))/2.
如果Q′(1)＝Q(t＝t1)，则结点4的电压V(N4)变成等于低压电源电压VSS。反之，通过令上述方程式(11)的Q′(1)＝Q(t＝t1)，则从该方程式(11)获得积分时间tx，并且如果积分时间tx满足不等式tx≤teff1，则可以使结点N4的电压V(N4)等于VSS。
如上所述，当输入脉冲VIN在t2从“H”变化-ΔV到“L”时，由于与电容C1和C2的电容耦合，在t2之前结点N2和N3的电压立即从对应电压分别下降了ΔV(N2)和ΔV(N3)。这里，结点N3的电压V(N3)可以通过从上述方程式(4)等获得的以下方程式(12)表示V(N3)＝VSS+|Vth(PMOS2)|-ΔV(N3)＝VSS-Vth(NMOS2)-V2eff (12)结果，结点N3的电压V(N3)即NMOS3的栅极电压变成比NMOS3的源电压VSS低Vth(NMOS2)+V1eff，因此NMOS3进入截止状态。
结点N2的电压V(N2)通过从上述方程式(3)等获得的以下方程式(13)表示V(N2)＝VDD+|Vth(NMOS1)|-ΔV(N2)＝VDD-|Vth(PMOS1)|-V1eff (13)从而，结点N2的栅极电压V(N2)即NMOS3的栅极电压变成比NMOS3的源栅极电压VDD低|Vth(NMOS2)|+V1eff，因此NMOS3进入导通状态。
在t2到t3期间，如果Vth(NMOS2)≥|Vth(PMOS2)|+V1eff，则NMOS2进入导通状态，结点N3的电压V(N3)持续上升，但当它变成接近电压VSS-|Vth(PMOS1)|时，NMOS2截止，因此NMOS3保持截止状态。
在t2，正如从方程式(6)可以明显看出，PMOS1的栅极电压V(N2)比PMOS1的源电压VDD低|vth(PMOS1)|+V1eff，PMOS进入导通状态，并且结点N2的电压V(N2)变高，但当电压V(N2)接近Vth(PMOS1)时，PMOS1截止并进入截止状态。
结果，如果满足以下不等式(14)|Vth(PMOS1)|≥|Vth(PMOS3)|(14)，则PMOS3保持导通状态。
因为NMOS3保持截止状态，如果PMOS3可以将存储在结点N4的电荷C(N4)×(VDD-VSS)放电到高压电源线VDD，则可以使结点N4的电压V(N4)等于VDD。
当PMOS3的栅极电压V(N2)等于VDD-|Vth(PMOS2)|时，通过PMOS3的电流可以通过以下表示法(15)表示I(PMOS3，Vth(PMOS1)) (15)如果选择电路参数以便至少满足以下不等式(16)，则可以使结点N4的电压V(N4)等于VDDI(PMOS3，Vth(PMOS1))×(t3-t2)≥C(N4)×(VDD-VSS)(16).
并且，如果|Vth(PMOS1)|＜|Vth(PMOS3)|，则PMOS3截止。
令teff2为从t2开始PMOS3截止所需的时间。NMOS3处于截止状态，因此PMOS3的放电电荷Q′(2)可以通过对I(t)t2与(t2+teff2)之间进行积分的下式(17)表示Q′(2)＝∫I(t)dt (17)其中，令βP＝PMOS3的电流转换因子，Q(t)＝结点N4在时间t的电荷量C(N4)＝形成于结点N4的电容，并且(a)如果Q(t)/C(N4)＜V(N3)(t)-|Vth(PMOS1)|，则流过PMOS3的电流，I(t)＝βP{(V(N3)(t)-|Vth(PMOS1)|)(Q(t)/C(N4))}-(Q(t)/C(N4))×(Q(t)/C(N4))/2}，并且(b)如果Q(t)/C(N4)≥(V(N3)(t)-|Vth(PMOS1)|)，流过PMOS3的电流，I(t)＝βP(V(N3)(t)-Vth(NMOS2))×(V(N3)(t)-Vth(NMOS2))/2。
如果Q′(2)＝Q(t＝t2)，则结点4的电压V(N4)等于低压电源电压VSS。反之，通过使上述方程式(17)的Q′(2)＝Q(t＝t2)，从方程式(17)获得积分时间tx，如果积分时间tx满足不等式tx≤teff2，则可以使结点N4的电压V(N4)等于VSS。
如上所述，当输入脉冲VIN在t3又从“L”变化+ΔV到“H”时，由于与电容C1和C2的电容耦合，在t3之前结点N2和N3的电压立即从对应的电压分别提高了ΔV(N2)和ΔV(N3)。这里，结点N2的电压V(N2)通过从上述方程式(3)等获得的以下方程式(18)表示V(N2)＝VDD-|Vth(PMOS1)|+ΔV(N2)＝VDD+Vth(NMOS1)+V1eff (18)结果，PMOS3进入完全截止状态，结点N3的电压V(N3)可以通过从上述方程式(4)等获得的以下方程式(19)表示V(N3)＝VSS-|Vth(PMOS2)|+ΔV(N3)＝VSS+Vth(NMOS2)+V2eff (19)因此NMOS3进入导通状态。
在t3 to t4期间，由于V(N2)＝VDD+Vth(NMOS1)+V1eff，所以NMOS1进入导通状态，并且V(N2)下降，但当V(N2)接近电压VDD+Vth(NMOS1)时NMOS1截止。这时，PMOS3的栅极电压V(N2)等于VDD+Vth(NMOS1)，而PMOS3的源电压为电压VDD，因此PMOS3维持截止状态。
同样，如果|Vth(PMOS2)|≤Vth(NMOS2)+V2eff，则PMOS2进入导通状态，结点N3的电压V(N3)下降，但当电压V(N3)接近电压VSS+|Vth(PMOS2)|时，PMOS2截止。
这时，如果|Vth(PMOS2)|≥Vth(NMOS3)，则NMOS3维持导通状态，但如果|Vth(PMOS2)|＜Vth(NMOS3)，则当V(N3)下降到VSS+Vth(NMOS3)时，NMOS3截止并进入截止状态。
这里|Vth(PMOS2)|和Vth(NMOS3)之间的关系与联系t1和t2期间的操作所解释的相同。
重复上述操作序列，以便对输入脉冲VIN进行电压-电平变换、使其变为脉冲V(N4)，波形具有图1B所示的幅度(VDD-VSS)。
多个图1A配置的电路可以自由地级联，取决于应用及其他必须考虑的实际问题。
这里，为简单起见，图1A的电路的操作中，在不等式(9)中用VDD取代VINT。不等式(9)假定一个状态，使V(N4)等于VSS，并且不等式(16)假定一个状态，使V(N4)等于VDD。
首先，从不等式(9)和(16)分别获得以下不等式(20)和(21)I(NMOS3，Vth(PMOS2))×(t2-t1)≥{C(N4)+CL}×(VDD-VSS) (20)，I(PMOS3，Vth(PMOS1))×(t3-t2)≥{C(N4)+CL}×(VDD-VSS) (21).
对于负载电容CL求解不等式(20)和(21)，产生以下不等式(22)和(23)CL≤{I(NMOS3，Vth(PMOS2))×(t2-t1)}/(VDD-VSS)-C(N4) (22)CL≤{I(PMOS3，Vth(PMOS1))}×(t3-t2))/(VDD-VSS)-C(N4) (23)对于时间求解不等式(20)和(21)，产生以下不等式(24)和(25)(t2-t1)≥{C(N4)+CL}×(VDD-VSS)/I(NMOS3，Vth(PMOS2))(24)(t3-t2)≥{C(N4)+CL}×(VDD-VSS)/I(PMOS3，Vth(PMOS1)) (25)对于电流求解不等式(20)和(21)，产生以下不等式(26)和(27)I(NMOS3，Vth(PMOS2))≥{C(N4)+CL}×(VDD-VSS)/(t2-t1)(26)I(PMOS3，Vth(PMOS1))≥{C(N4)+CL}×(VDD-VSS)/(t3-t2) (27)这里，当每一个上述不等式(20)到(27)的右边假定为定值时，不等式(22)和(23)限制负载电容，不等式(24)和(25)限制最高频率，而不等式(26)和(27)限制MOS晶体管的电流，即它们的栅极的大小。这意味着必须随它的负荷(负载电容)个别地选择或校验本实施例的电压电平变换器电路的电路参数。
图4A是根据本发明，考虑到上述需求变更的电压电平变换器的另一个实施例的电路图，而图4B图解说明图4A的电压电平变换器在四个结点的输入脉冲和信号的脉冲波形。
图4A是类似于图3的电路图，除了增加了CMOS反相器之外，后者的输入端连接到结点N4，而其输出端、结点N5连接到负载电容CL。设置有其第一端子连接到高压电源线VDD的P沟道型MOS晶体管PMOS4和其第二端子连接到低压电源线VSS的N沟道型MOS晶体管NMOS4。
P沟道型MOS晶体管PMOS4和N沟道型MOS晶体管NMOS4的栅极端子连接到P沟道型MOS晶体管PMOS3的第二端子和N沟道型MOS晶体管NMOS4的第一端子的接合点。P沟道型MOS晶体管PMOS4的第二端子和N沟道型MOS晶体管NMOS4的第一端子的接合点形成输出端，并且电容CL连接在输出端和低压电源线VSS之间。
在该电路的操作中，电压VIN、V(N2)、V(N3)以及V(N4)的随时间的变化与实施例1中的情况相同。电压V(N4)作为输入脉冲提供给由PMOS4和NMOS4组成的CMOS反相器，如图4B所示，结点N5的电压V(N5)随时间而变，并且脉冲电压对负载电容CL充电。这里，在本电路中放电负载电容限于寄生电容，例如包括PMOS4和NMOS4的CMOS反相器的栅电容和结点N4的接线电容C4。通常，可以使寄生电容小于负载电容CL，因此可以使电路元件的设计参数成为实际值。此外，例如，具有同样电路参数的本实施例的电压电平变换器与实施例1相比较有更广泛的应用。
图5的电路图与图4A的电路图的不同点在于，增加了由P沟道型MOS晶体管PMOS5和N沟道型MOS晶体管NMOS5构成的另一个CMOS级，并且负载电容CL连接在它的输出端和低压电源线VSS之间。图5中，参考字符C5表示寄生电容，例如在结点N5的接线电容，并且结点N6形成输出端。本配置的电压电平变换器有利于大的负载电容的情况。
必须说明，为了更进一步增加本实施例的有益的效果，还可以增加包括P沟道型MOS晶体管PMOS6和N沟道型MOS晶体管NMOS6的另一个CMOS级，负载电容CL连接在它的输出端和低压电源线VSS之间，如图6所示。图6中，参考字符C6表示寄生电容，例如在结点N6的接线电容，并且结点N7形成输出端。
在图7A中，电压电平变换器包括多个(本实施例中为两个)级，这些级包含级联连接的上述电压电平变换器VLC。详细地说，第一级由图1A所示电路配置形成，继第一级之后的第二级由图4A所示电路配置形成，并且包括PMOS4和NMOS4的CMOS插入其间而将第一和第二级连接在一起。结点N9形成本实施例的电压电平变换器的输出端。
图7B图解说明图7A的电压电平变换器的输入脉冲VIN以及在结点N2到N8的电压V(N2)到V(N8)的波形。在上述电路的操作中，电压VIN、V(N2)、V(N3)、V(N4)及V(N5)的波形与关于实施例2所说明的相同。
图7A中，参考字符C11、C12、C11S、以及C12S分别表示对应于电容C1、C2、C1S以及C2S的电容，并且参考字符C8表示形成于结点N8的寄生电容。
当电压V(N2)和V(N3)响应输入脉冲VIN而随着时间变化时，同样地，结点N6和N7的电压V(N6)、V(N7)分别响应结点N5的电压V(N5)而随着时间变化，并且就上述方程式(1)、(2)、(3)、(4)及(5)得到满足而言，下列不等式(28)通常可以得到满足VIN＜＜VDD(28)，下列方程式(29)和(30)也同时得到满足V(N5)max＝VDD (29)V(N5)min＝VSS (30)例如，如果一对PMOS13和NMOS13与一对PMOS3和NMOS3的参数相同，可以获得更有效的栅极(峰值)电压和MOS晶体管截止所需的更长的时间teff。
因此，更大的负载，即可以驱动具有更大驱动能力的CMOS反相器(包括PMOS14和NMOS14)，从而可以驱动更大的负载电容CL。
本实施例中，当电压V(N6)和V(N7)分别超过PMOS13和NMOS13的阀电压时，这对晶体管完全在通和断之间切换，从而，与普通的CMOS反相器相比，脉冲信号可以在更短的延迟时间的情况下传送到下一级。
因此，可以采取图1A的电路配置，N沟道型MOS晶体管NMOS1可以用二极管D1替代，后者的阴极连接到高电压供电线路VDD，如图8A所示。
在上述每一个实施例中，电容C2和N沟道型MOS晶体管NMOS2的串联组合连接于用于接收输入脉冲VIN的输入端和低压电源线VSS之间，N沟道型MOS晶体管NMOS2起二极管的作用。
因此，可以采取图1A的电路配置，N沟道型MOS晶体管NMOS2可以用二极管D2替代，后者的阳极连接到低电压供电线路VDD，如图8B所示。
此外，不必说，例如，可以采取图1A的电路配置，N沟道型MOS晶体管NMOS1和NMOS2可以分别用阴极连接到高压电源线VDD的二极管D1和阳极连接到低压电源线VSS的二极管D2替代，如图8C所示。
此外，上述实施例中，P沟道型MOS晶体管PMOS1和PMOS2可以分别用电阻R1和二极管D3的串联组合以及电阻R2和二极管D4的串联组合替代，如图8D所示。不用说，在这种情况下，仅仅P沟道型MOS晶体管PMOS1和PMOS2中的一个可以用电阻R1和二极管D3的串联组合替代。
此外，在图1A的电路配置中，例如，NMOS2和PMOS2的栅极端子连接到低压电源线VSS。然而，如图9A所示，NMOS2和PMOS2的栅极端子可以不连接到低压电源线VSS，而是连接到NMOS2和PMOS2的其他对应的端子。
此外，图1A的电路配置中，NMOS1和PMOS1的栅极端子不是连接到高压电源线VDD，而是连接到NMOS1和PMOS1的对应端子。然而，如图9B所示，NMOS1和PMOS1的栅极端子可以连接到高压电源线VDD。
不用说，可以使用关于图9A和9B所说明的两个上述特征，如图9C所示。
在图10A中，用于接收输入脉冲VIN的输入端连接到N沟道型MOS晶体管NMOS1和NMOS2的第一端子，固定偏压VBIAS提供给N沟道型MOS晶体管NMOS1和NMOS2的栅极端子。N沟道型MOS晶体管NMOS1的第二端子连接到N沟道型MOS晶体管NMOS3的栅极端子和电容CB的第一端子。N沟道型MOS晶体管NMOS3的第二端子连接到高压电源线VDD，而晶体管NMOS3的第一端子连接到N沟道型MOS晶体管NMOS2的第二端子。N沟道型MOS晶体管NMOS2的第二端子和N沟道型MOS晶体管NMOS3的第一端子之间的接合点连接到电容CB的第二端子，并形成输出端(结点N2)。
图10A中，作为电阻-电容负荷的负载电阻RL和负载电容CL的串联组合连接于输出端(结点N2)和地之间。图10A中用虚线表示的电容CS表示除电容CB以外的寄生电容，如NMOS3的栅电容、NMOS1的源极电容以及形成于结点N1的接线电容。
图10B是图解说明图10A的电压电平变换器中的输入脉冲VIN以及在两个结点的信号脉冲的波形的时间图，横坐标表示时间。
这里，令VH和VL分别为输入脉冲VIN的极大和极小值。VH假设为最高电源电压VDD的一半，由以下方程式(31)表示，为简单起见，VL假定为接地电平(地)。
VH＝VDD/2(31)假设偏压VBIAS等于VH，通过以下方程式(32)表示VBIAS＝VH＝VDD/2 (32)令Vth是阈电压，并假定所有N沟道型MOS晶体管NMOS1、NMOS2和NMOS3的阈电压相等，则满足方程式(33)Vth＝VH/3＝VDD/6 (33)如果在时间t1，输入脉冲VIN的电平从低电平(以下简称″L″)变化到高电平(以下简称″H″)，则结点N1的电压VN1通过NMOS1上升到用以下方程式(34)表示的值。
VN1＝VH-Vth (34)变化的同时，NMOS3也进入导通状态，并且结点N2的电压VN2也开始向由方程式(34)表示的电压上升。在这时候，与结点N1的电压VN1相比较，结点N2的电压VN2更迟缓地上升，因为结点N2连接到由负载电阻RL、结点N3和负载电容CL组成的负载电路。
当结点N1的电压VN1变成(VH-Vth)并且NMOS1因此而截止时，令VN20为结点N2的电压，假定以下方程式(35)得到满足VN1-VN20＝VH-Vth-VN20＝Vth+α(35)在这时候，因为其栅极电压是VN1、其漏电压是VDD，并且其源电压是VN20，所以NMOS3进入导通状态。来自NMOS2和NMOS3的电流连续地流入结点N2使得结点N2的电压VN2上升，直到结点N2的电压VN2变成(VH-Vth)，而且当电压VN2变成(VH-Vth)时，NMOS2截止因而电流停止流过。
然而，在这时候，由于NMOS1的截止使结点N1浮动，并且经由电容CB容性连接到结点2，所以电压VN1随着结点N2的电压VN2上升而上升。
当结点N2的电压VN2变成(VH-Vth)时，结点N1的电压VN11可以用以下方程式(36)近似表示VN11＝VH-Vth+(Vth+α)×CB/(CB+CS)(36)这里，如果以下方程式(37)满足，则NMOS3保持导通状态。
VN11-(VH-Vth)＝(Vth+α)×CB/(CB+CS)＝Vth+β(37)其中β＞0因此，来自高压电源线VDD的电流通过NMOS3连续地流入结点N2，因此结点N2的电压VN2连续上升。
令ΔV为电压VN2变成(VH-Vth)后的电压VN2的增量。则在这时候结点N1的电压VN1Δ通过以下方程式(38)表示VN1Δ＝VN11+ΔV×CB/(CB+CS)＝VH-Vth+(Vth+α+ΔV)×CB/(CB+CS) (38)通过从由方程式(38)表示的电压VN1Δ中减去表示为(VH-Vth+ΔV)的结点N2的电压VN2获得(VN1Δ-VN2)的值，并满足以下方程式(39)，NMOS3保持导通状态。
VN1Δ-VN2＝(Vth+α+ΔV)×CB/(CB+CS)-ΔV＞Vth(39)如果用以下方程式(40)代入方程式(39)而获得的以下关系式(41)得到满足，则结点N2的电压VN2上升到电压VDD为止。
ΔV＝VDD-(VH-Vth) (40)(Vth+α+VDD-(VH-Vth))×CB/(CB+CS)-(VDD-(VH-Vth))＞Vth (41)本实施例的电路的本质是结点N2的电压上升比结点N1缓慢，换句话说，必须选择电路参数以便确保本操作，具体地说，必须选择晶体管的大小和耦合电容CB。
在上述说明中，一直假定阈电压Vth为常数，但是，例如，当由于基片效果等引起的各自的电压变化使得阈电压的变化不容许忽视时，则必须使用实际的阈电压Vth。
如果输入脉冲VIN的电压电平在时间t2时从″H″变化到″L″，则输入脉冲的电压VIN作为NMOS1和NMOS2的源电压，由于在这时候晶体管NMOS1和NMOS2两者的栅极电压是VBIAS，因此晶体管NMOS1和NMOS2两者都导通，储存在结点N1的电荷通过NMOS1向输入脉冲VIN的输入端放电。
从上述的说明可以明显看出，储存在结点N1的电荷的放电是快速的，在这种放电期间NMOS3是截止的，结果，来自高压电源线VDD电荷(电流)供应被中止。
存储在结点N2和N3的电荷通过NMOS2向输入脉冲VIN的输入端放电，结点N1、N2和N3的电压VN1、VN2和VN3分别变成VL(＝接地)。如上所述的操作顺序重复进行。
图11A的配置与图10A的不同点在于，N沟道型MOS晶体管NMOS2的栅极端子提供有与输入脉冲VIN幅度相等、相位相反的脉冲VINinvert，代替固定电压VBIAS。本说明书中，后缀″invert″用于代替(￣)表示反相。
以下参考图11B说明图11A的操作。
在时间t1，输入脉冲VIN从″L″变化到″H″，结点N1的电压VN1经由NMOS1上升到由以下方程式(42)表示的值。
VN1＝VH-Vth (42)在这时候，由于NMOS2的栅极接收与输入脉冲VIN反相的电压VINinvert，所以NMOS2截止，因此结点N2的电压VN2不会经由NMOS2上升。
如果以下方程式(43)满足，则NMOS3导通，从而结点N2的电压VN2开始上升。
VN1＝VH-Vth (43)为简单起见，忽略在结点N1的电压VN1达到由方程式(43)表示的值之前通过NMOS3引起的结点N2的电压升高。令ΔV为该时间之后电压VN2的电压增量，则结点N1的电压VN1Δ可以由以下方程式(44)表示。
VN1Δ＝VN1+ΔV×CB/(CB+CS)＝VH-Vth+ΔV×CB/(CB+CS) (44)通过从由方程式(44)表示的电压VN1Δ中减去表示为ΔV的结点N2的电压VN2获得(VN1Δ-VN2)的值，并满足以下方程式(45)，NMOS3保持导通状态。
VN1Δ-VN2＝VH-Vth+ΔV×CB/(CB+CS)-ΔV＞Vth(45)如果通过把以下方程式(46)代入方程式(45)获得的以下关系(47)得到满足，则结点N2的电压VN2上升到高压电源线VDD的电压VDD为止。
ΔV＝VDD (46)VH-Vth+VDD×CB/(CB+CS)-VDD＞Vth (47)后续操作与实施例6所述的相同，因此，如图11B中所示，在本实施例中获得电压电平变换后的脉冲。
作为本实施例的变体，VINinvert加到其栅电极上的NMOS2的第一端子可以连接到图11C所示的低压电源线VSS。
图12A的配置与图10A和11A的不同点在于，N沟道型MOS晶体管NMOS1的栅极端子通过电阻器RSP连接到固定电压VBIAS而不是直接地连接固定电压VBIAS，并且通过电容CSP容性连接到输入脉冲VIN的输入端。
以下参考图12B说明图12A的操作。
当输入脉冲VIN在时间t1从″L″变化到″H″时，这种电压变化通过电容CSP传送到结点N4，因此结点N4的电压变化、即NMOS1的栅极电压变化可以通过以下方程式(48)近似表示。
ΔV＝VH×CSP/(CSP+CS4) (48)其中CS4表示寄生电容元件，后者形成于结点N4的除电容CSP以外的电容。
结点N4的电压VN4通过以下方程式(49)表示。
VN4＝VBIAS+ΔV (49)之后，对应于超过电压VBIAS的电压分量的电荷通过电阻RSP向偏压BIAS放电，并且其时间常数通过以下方程式(50)近似表示。
τ＝RSP×(CSP+CS4) (50)N沟道金属氧化物半导体导通，结点N1的电压VN1上升，并且当电压VN1上升足够高以致满足以下方程式(51)时，NMOS1截止并且断开。
VN4-VN1＝Vth (51)令tcg为结点N1的电压VN1达到满足方程式(51)的值所需要的时间。则在这时候结点N4的电压VN4通过以下方程式(52)表示。
VN4＝VBIAS+ΔV×exp(-tcg/τ) (52)总之，因为VN4≥VBIAS，所以即使VBIAS选择为VDD/2，通过NMOS3的电流的数值大于(即导通电阻小)实施例7中的例子。从而在通过方程式(52)表示的关系得到满足之前，电荷大量充电到结点N1，因此结点N2的电压VN2变成高于通过实施例7的方程式(42)表示的电压VN1。
此外，有可能通过选择CSP和RSP实现VN1＝VH的关系式，使得通过方程式(52)表示的电压VN4满足以下方程式(53)。
VN4＝VBIAS+ΔV×(exp(-tcg/τ)≥Vth (53)为简单起见，假定VN1＝VH，并且可以忽视在tcg期间由通过NMOS3的电流引起的结点N2的电压升高。
然后，借助由经过NMOS3对结点N2充电所引起的结点N2的电压VN2的电压上升ΔVN2，实现以下方程式(54)表示的关系式，并且电压VN1比实施例7的方程式(44)表示的电压高Vth。
VN1＝VH+ΔVN2×CB/(CB+CS) (54)这意味着NMOS3的栅极电压比实施例7的高，结果，通过NMOS3对结点N2充电的电流的数值增加，从而电压vN2的上升速度增加。
因此，可以以比较短的时间周期进行电压电平变换，从而实现快速的脉冲处理。
作为本实施例的变体，VINinvert加到其栅电极的NMOS2的第一端子可以连接到低压电源线VSS，和实施例7的变体的情况一样。
在图13A的配置中，各自包含图11A电路的两级级联连接，对应于第二级之前的第一级的N沟道型MOS晶体管的第二级的晶体管(图13A中N沟道型MOS晶体管NMOS4)的栅极端子连接到高压电源线VDD。参考字符CB1和CB2表示对应于图11A中的电容CB的电容，而参考字符CS1和CS2分别表示在结点N1、N3的寄生电容。本配置的电压电平变换器能够减小输出MOS(N沟道型MOS晶体管NMOS6)的有效导通电阻，因此加快了负载电路的充电速度。
图13B是用于说明上述电路操作的时序图，图13C更详细地图解说明图13A的结点N1和N2的电压的变化，而图13D更详细地图解说明图13A的结点N3和N4的电压的变化。
当输入脉冲VIN在时间t1从“L”变化到“H”时，开始对结点N1充电因此结点N1的电压VN1上升。然后，当电压VN1上升到NMOS3的阀电压Vth时，NMOS3导通并且结点N2的电压VN2开始上升。
当电压VN1变成(VBIAS-Vth)时，NMOS截止，因此其到达输入脉冲VIN的输入端的电气连接被切断。令V1为此时结点N2的电压VN2。
如上所述，令ΔV1为(VBIAS-Vth-V1)。于是，如果ΔV1＞Vth，则NMOS3保持导通状态，并且如果满足下列方程式(55)，则结点N2的电压VN2上升到VDD。
VBIAS-Vth+(VDD-V1)×(CB1/(CB1+CS1))-VDD≥Vth(55)这里，电压上升的速度的时间常数通过下列方程式(56)近似表示。
τ(t)＝RON(t)(NMOS3)×(CB2+CS2)(56)其中RON(t)(NMOS3)表示NMOS3的导通电阻。
这里，由于通过NNOS3的有效电流，也就是说，它的导通电阻RON(t)(NMOS3)随时间而变化，所以时间常数(t)是时间的函数。
在时间t2通过NMOS3的电流Ids通过下列方程式(57)近似表示Ids＝A×(ΔV1-Vth)×(ΔV1-Vth) (57)其中常数A由MOS晶体管的结构、尺寸等确定。
由于导通电阻RON(t)(NNOS3)∝1/Ids，所以很明显ΔV1在通过方程式(56)确定时间常数τ(t)中是一个重要的因子。也就是说，选择越大的电压ΔV1，导通电阻RON(t)(NNOS3)变得越小，因此，时间常数(t)减少因而负载电路中的电压上升的速度增加。
本实施例中，在包括NMOS1、NMOS2和NMOS3的第一级中，输入脉冲VIN的″H″上升到电压VDD，然后作为输入电压提供给包含NMOS4、NMOS5和NMOS6的后续级。NMOS4的栅极连接到高压电源线VDD，因此NMOS4的截止电压变成(VDD-Vth)。
NMOS6的源极作为本实施例的输出端子并连接到负载电路，从而其初始电压上升变得缓慢。因此，容易设置使得图13D中所示的ΔV2比ΔV1大，从而导通电阻变小，结点N4的电压VN4的上升速度增加。
作为本实施例的变体，VINinvert加到它们各自的栅极电极的NMOS2和NMOS5的第一端子可以连接到低压电源线VSS，和实施例7的情况一样。
图14A的配置与图13A的配置的不同点在于，电容CP连接于N沟道型MOS晶体管NMOS2的栅极端子和第二端子之间。
当输入脉冲VIN从″H″变化到″L″时，由于耦合电容CP，结点N2的电压VN2降低。由于当NMOS3在导通状态时结点N2的电压VN2比输入脉冲VIN的″L″低，所以结点N1的电压VN1变成(VBIAS-Vth)，并且当NMOS1截止时，结点N2的电压VN2比实施例9中的低。
因此，与实施例9中的相比ΔV1变大，结果，结点N2和N4的电压VN2和VN4上升的速度增加，改善了它们的上升时间。因此，可以实现更高频率脉冲的电压电平变换。
图14B是说明上述电路操作的时序图，图14C更详细地图解说明图14A的结点N1和N2的电压变化，而图14D更详细地图解说明图14A的结点N3和N4的电压变化。
作为本实施例的变体，VINinvert加到它们各自的栅极电极的NMOS2和NMOS5的第一端子可以连接到低压电源线VSS，和实施例7的情况一样。实施例11图15A是根据本发明制作在液晶显示器的基片表面的电压电平变换器的另一实施例的电路图，类似于图14A。
图15A的配置与图14A的配置的不同点在于，输入脉冲VIN还输送到N沟道型MOS晶体管NMOS1的栅极电极，并增加了另一个N沟道型MOS晶体管NMOS7。NMOS7的第二端子连接到N沟道型MOS晶体管NMOS1的第二端子与电容CB1的第一端子之间的接合点，NMOS7的第一端子连接到输入脉冲VIN的输入端子，并且与输入脉冲VIN幅度相同、相位相反的脉冲VINinvert输送到NMOS7的栅极端子。
本配置的电压电平变换器具有与实施例10相同的优点，并且不需要实施例10所述的控制偏压VBIAS。
图15B是说明上述电路操作的时序图，图15C更详细地图解说明图15A的结点N1和N2的电压变化，而图15D更详细地图解说明图15A的结点N3和N4的电压变化。
作为本实施例的变体，VINinvert加到它们各自的栅极电极的NMOS2，NMOS5和NMOS7的第一端子可以连接到低压电源线VSS，和实施例7的情况一样。
以上利用N沟道型MOS晶体管作为构成所述电路的所有薄膜晶体管，对实施例6到11进行了说明，但是不用说N沟道型MOS晶体管可以用P沟道型MOS晶体管替换，低压电源用高压电源替换，得到的电压电平变换器具有相同的优点。
上述各实施例中，构成各自的电压电平变换器的晶体管是使用例如SiO2层作为它们的栅极绝缘薄膜的MOS晶体管，但是不用说，可以用使用其他薄膜例如氮化硅层作为它们的栅极绝缘薄膜的MIS晶体管替换。
显然，从上述说明中，本发明提供的显示元件的电压电平变换器能够充分地抑制直通电流。
权利要求
1.一种显示装置，它包括一对基板；夹在所述基板对之间的电光材料层；形成于所述基板对之间的多个像素以及设置在所述基板对之一上用于驱动所述多个像素的驱动电路；所述驱动电路包括电平变换器电路，后者包括具有用多晶硅制造的半导体层的MISTFT(金属绝缘体半导体薄膜晶体管)，所述电平变换器电路包括一对第一NMISTFT(N沟道型金属绝缘体半导体薄膜晶体管)和第一PMISTFT(P沟道型金属绝缘体半导体薄膜晶体管)，所述第一NMISTFT和所述第一PMISTFT中的每一个的栅极端子和第一端子都连接到用于经由第一电容接收输入脉冲的输入端；一对第二NMISTFT和第二PMISTFT，每一所述第二NMISTFT和所述第二PMISTFT中的每一个的第二端子经由第二电容连接到输入端；第三PMISTFT，其栅极端子连接到所述第一NMISTFT和所述第一PMISTFT的所述栅极端子和所述第一端子；第三NMISTFT，其栅极端子连接到所述第二NMISTFT和所述第二PMISTFT的所述第二端子，所述第三PMISTFT的第一端子、所述第一NMISTFT的第二端子、以及所述第一PMJSTFT的第二端子连接到高压电源线，所述第三NMISTFT的第二端子、所述第二NMISTFT的栅极端子和第一端子、所述第二PMISTFT的栅极端子和第一端子连接到低压电源线，以及所述第三PMISTFT的第二端子和所述第三NMISTFT的第一端子之间的第一接合点连接到所述电平变换器电路的输出端。
2.权利要求1的显示装置，其特征在于还包括串联组合的第四PMISTFT和第四NMISTFT，其中，所述第四PMISTFT的第一端子连接到所述高压电源线，所述第四NMISTFT的第二端子连接到所述低压电源线，所述第四PMISTFT和所述第四NMISTFT的栅极端子连接到所述第一接合点，以及所述第四PMISTFT的第二端子和所述第四NMISTFT的第一端子之间的第二接合点连接到所述电平变换器电路的所述输出端。
3.权利要求1的显示装置，其特征在于还包括多个串联组合的第四PMISTFT和第四NMISTFT，其中，所述多个串联组合级联连接成多个级，所述多个串联组合中的每一个的所述第四PMISTFT的第一端子连接到所述高压电源线，所述多个串联组合中的每一个的所述第四NMISTFT的第二端子连接到所述低压电源线，从所述第一接合点算起的所述多个级的第一级中的所述第四PMISTFT和所述第四NMISTFT的栅极端子连接到所述第一接合点，除所述第一级之外的所述多个级的所述第四PMISTFT和所述第四NMISTFT的栅极端子连接到紧随其后的所述多个级之一的所述第四PMISTFT的第二端子和所述第四NMISTFT的第一端子之间的接合点，以及所述多个级中最后一级的所述第四PMISTFT的第二端子和所述第四NMISTFT的第一端子之间的第二接合点连接到所述电平变换器电路的所述输出端。
4.一种显示装置，它包括一对基板；夹在所述基板对之间的电光材料层；形成于所述基板对之间的多个像素；以及设置在所述基板对之一上用于驱动所述多个像素的驱动电路；所述驱动电路包括电平变换器电路，后者包括具有用多晶硅制造的半导体层的MISTFT(金属绝缘体半导体薄膜晶体管)，所述电平变换器电路具有串联配置的多个级，所述多个级中的每一个级包括一对第一NMISTFT(N沟道型金属绝缘体半导体薄膜晶体管)和第一PMISTFT(P沟道型金属绝缘体半导体薄膜晶体管)，所述第一NMISTFT和所述第一PMISTFT中每一个的栅极端子和第一端子都连接到用于经由第一电容接收输入脉冲的输入端；一对第二NMISTFT和第二PMISTFT，所述第二NMISTFT和所述第二PMISTFT中的每一个的第二端子经由第二电容连接到所述输入端；第三PMISTFT，其栅极端子连接到所述第一NMISTFT和所述第一PMISTFT的所述栅极端子和所述第一端子；第三NMISTFT，其栅极端子连接到所述第二NMISTFT和所述第二PMISTFT的所述第二端子，所述第三PMISTFT的第一端子、所述第一NMISTFT的第二端子、以及所述第一PMJSTFT的第二端子连接到高压电源线，所述第三NMISTFT的第二端子、所述第二NMISTFT的栅极端子和第一端子、所述第二PMISTFT的栅极端子和第一端子连接到低压电源线，以及所述第三PMISTFT的第二端子和所述第三NMISTFT的第一端子之间的第一接合点连接到输出端。
5.权利要求4的显示装置，其特征在于还包括包含第四PMISTFT和第四NMISTFT的至少一级电路，所述至少一级电路连接于所述多个级中连续的级之间，所述第四PMISTFT和所述第四NMISTFT的栅极端子连接到所述电路的输入端，所述第四PMISTFT的一个端子和所述第四NMISTFT的一个端子连接到所述电路的输出端，所述第四PMISTFT的另一端子连接到所述高压电源线，所述第四NMISTFT的另一端子连接到所述低压电源线。
6.权利要求4和5之一的显示装置，其特征在于还包括包含第五PMISTFT和第五NMISTFT的至少一级电路，所述至少一级电路连接到所述多个级中的最后一级，所述第五PMISTFT和所述第五NMISTFT的栅极端子连接到所述电路的输入端，所述第五PMISTFT的一个端子和所述第五NMISTFT的一个端子连接到所述电路的输出端，所述第五PMISTFT的另一个端子连接到所述高压电源线，以及所述第五NMISTFT的另一个端子连接到所述低压电源线。
7.权利要求1和4之一的显示装置，其特征在于所述第一NMISTFT、所述第一PMISTFT、所述第二NMISTFT和所述第二PMISTFT中至少一个用二极管和二极管与电阻的串联组合之一取代。
8.一种显示装置，它包括一对基板；夹在所述基板对之间的电光材料层；形成于所述基板对之间的多个像素以及设置在所述基板对之一上用于驱动所述多个像素的驱动电路；所述驱动电路包括电平变换器电路，后者包括具有相同导电类型、并具有用多晶硅制造的半导体层的MISTFT(金属绝缘体半导体薄膜晶体管)，所述电平变换器电路包括第一MISTFT、第二MISTFT、以及第三MISTFT，所述第一MISTFT和所述第二MISTFT的第一端子连接到用于接收输入脉冲的输入端，所述第一MISTFT和所述第二MISTFT的栅极端子连接到固定电压电源线，所述第一MISTFT的第二端子连接到所述第三MISTFT的栅极端子和电容器的第一端子，所述第三MISTFT的第二端子连接到高压电源线，所述第三MISTFT的第一端子连接到所述第二MISTFT的第二端子，以及所述第二MISTFT的第二端子、所述第三MISTFT的第一端子和所述电容器的第二端子的接合点连接到所述电平变换器的输出端。
9.一种显示装置，它包括一对基板；夹在所述基板对之间的电光材料层；形成于所述基板对之间的多个像素；以及设置在所述基板对之一上用于驱动所述多个像素的驱动电路；所述驱动电路包括电平变换器电路，后者包括具有相同导电类型、并具有用多晶硅制造的半导体层的MISTFT(金属绝缘体半导体薄膜晶体管)，所述电平变换器电路包括第一MISTFT、第二MISTFT、以及第三MISTFT，所述第一MISTFT和所述第二MISTFT的第一端子连接到用于接收输入脉冲的输入端，所述第一MISTFT的栅极端子连接到固定电压电源线，所述第二MISTFT的栅极端子接收与所述输入脉冲幅度相同、相位相反的脉冲，所述第一MISTFT的第二端子连接到所述第三MISTFT的栅极端子和电容器的第一端子，所述第三MISTFT的第一端子连接到高压电源线，以及所述第二MISTFT的第二端子、所述第三MISTFT的第二端子和所述电容器的第二端子的接合点连接到所述电平变换器的输出端。
10.权利要求8和9之一的显示装置，其特征在于所述第一MISTFT的所述栅极端子通过电阻连接到固定电压电源线，并通过电容连接到所述输入端。
11.一种显示装置，它包括一对基板；夹在所述基板对之间的电光材料层；形成于所述基板对之间的多个像素；以及设置在所述基板对之一上用于驱动所述多个像素的驱动电路；所述驱动电路包括电平变换器电路，后者包括具有相同导电类型、并具有用多晶硅制造的半导体层的MISTFT(金属绝缘体半导体薄膜晶体管)，所述电平变换器电路具有串联配置的多个级，所述多个级中的每一级包括第一MISTFT、第二MISTFT以及第三MISTFT，所述第一MISTFT和所述第二MISTFT的第一端子连接到用于接收输入脉冲的输入端，所述第一MISTFT的栅极端子连接到固定电压电源线，所述第二MISTFT的栅极端子接收与所述输入脉冲幅度相同、相位相反的脉冲，所述第一MISTFT的第二端子连接到所述第三MISTFT的栅极端子和电容器的第一端子，所述第三MISTFT的第一端子连接到高压电源线，以及所述第二MISTFT的第二端子、所述第三MISTFT的第二端子和所述电容器的第二端子的接合点连接到输出端。
12.权利要求11的显示装置，其特征在于所述多个级的至少一个级中的所述第一MISTFT的所述栅极端子连接到高压电源线。
13.权利要求11和12之一的显示装置，其特征在于所述多个级的至少一个级中的所述第二MISTFT的所述栅极端子和所述第二端子通过电容相互连接。
14.权利要求11的显示装置，其特征在于所述多个级的第一级中的所述第一MISTFT的所述栅极端子连接到所述第一级的输入端。
15.权利要求1、2、3、4、5、7、8、9、11、12和14中的一个的显示装置，其特征在于所述电光材料层是液晶材料层。
16.权利要求1、2、3、4、5、7、8、9、11、12和14中的一个的显示装置，其特征在于所述电光材料层是和场致发光材料层。
全文摘要
一种显示装置具有包括用多晶硅MISTFT形成的电平变换器的驱动器。电平变换器包括:第一、第二和第三N沟道型MISTFT(NMISTFT)以及第一、第二和第三P沟道型MISTFT(PMISTFT)。第一NMISTFT和PMISTFT的栅极端子和第一端子以及第三PMISTFT的栅极端子通过电容连接到输入端子。第二NMISTFT和PMISTFT的第二端子以及第三NMISTFT的栅极端子通过电容连接到输入端。第三PMISTFT的第一端子、第一NMISTFT和PMJSTFT的第二端子连接到高压电源线。第三NMISTFT的第二端子、第二NMISTFT和PMISTFT的栅极端子和第一端子连接到低压电源线。第三PMISTFT的第二端子和第三NMISTFT的第一端子连接到输出端。
文档编号G09G3/36GK1354454SQ01139448
公开日2002年6月19日 申请日期2001年11月22日 优先权日2000年11月22日
发明者宫泽敏夫, 佐藤秀夫, 佐藤友彦, 槙正博 申请人:株式会社日立制作所, 日立装置工程株式会社