专利名称：一种单光子计数系统及计数方法
技术领域：
本发明通常涉及微弱光探测计数领域，具体来说，涉及一种用于微弱光探测的单 光子计数系统及计数方法。
背景技术：
在微弱光探测领域中，单光子探测技术在激光雷达、生物荧光、量子保密通信、高 分辨率光谱测量、非破坏性物质分析、高速现象检测、精密分析、放射探测、高能物理、天文 测光、光时域反射等领域有着广泛的应用。一般微弱光探测计数系统主要包括单光子探测 系统、单光子计数系统和计算机系统，单光子探测系统输出电脉冲信号，单光子计数系统通 过对电脉冲信号进行计数，来实现对单光子的计数。目前，对于单光子计数系统，主要通过专用芯片来实现，也有一些通过采用DSP或 单片机和嵌入式处理器来实现，对于这些系统，存在计数效率低的问题，而且硬件功能固 定、通用性差，接口也多为PCI接口、串口或并口，其传输速度低，导致数据实时性差，尤其 对于PCI接口的系统，其硬件电源来自计算机内部，电源的噪声较大，影响计数的准确性。因此，有必要提出一种通用性好、计数效率高的单光子计数系统。
发明内容
为了解决上述问题，本发明提供了一种单光子计数系统，所述系统包括锁存器， 用于接收和存储参数设置；触发电路，用于触发N次计数操作，所述触发电路允许接收来 自外部触发信号，并向时钟产生电路传递外部触发信号，以触发计数；时钟产生电路，响应 于来自触发电路的触发信号，产生预定时钟周期的时钟信号；计数单元，在第n次触发信 号有效时，对每个时钟周期接收的光子信号进行乒乓计数，直到经过X个时钟周期，其中 O^n^N ；存储器，用于存储计数单元在所述X个时钟周期中的计数结果，作为第n+1次触 发信号有效时，相应时钟周期的乒乓计数的基础，其中所述N、X为正整数。其中所述计数单 元包括第一计数器和第二计数器，所述第一计数器和第二计数器根据时钟周期进行交替计 数，并在下一时钟周期将计数结果存储到存储器中用于存储该上一时钟周期的计数结果的 存储器位置中，所述第一计数器和第二计数器在下一次计数前获取存储器中相应时钟周期 的计数结果，并在该计数结果的基数上进行累加计数，优选地，可以通过地址产生电路为计 数器的操作指定存取地址。其中所述计数单元包括与外部光子信号的数量相对应的多套计 数单元。优选地，所述系统还包括数模转换器和比较器，所述数模转换器用于向比较器提 供外部触发信号和外部光子信号的阈值，所述比较器根据所述阈值，进行信号识别，并向触 发电路及计数单元提供识别后的外部触发信号和外部光子信号。可选地，所述系统还包括同步电路，用于将外部光子信号与时钟产生电路的时钟 同步。可选地，所述系统还包括锁相环，用于为时钟产生电路及同步电路提供基准时钟。
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优选地，所述系统由FPGA现场可编程门阵列实现。优选地，所述系统通过嵌入式芯片和USB总线与外部系统连接。本发明还提供了一种用于上述系统的单光子计数方法，所述方法包括S01,由触发电路接收第n次外部触发信号，以触发计数，其中0 < n < N ；S02，时钟产生电路根据所述触发信号产生具有周期T的时钟信号；S03，在第x个计数时钟周期信号下，由第一计数器在第n-1次计数时的第x个时 钟周期下的第一计数器的计数值Dl(n-1，x)的基础上对外部光子信号进行累加计数，其值 为D1 (n，x)，由第二计数器将计数器内第n次计数时的第x-1个时钟周期下的第二计数器的 计数值D2(n，x-1)写入存储器的预定地址，并从存储器的预定地址将第n-1次计数时的第 x+1个时钟周期下的计数值D2(n-l，x+l)载入第二计数器；在第x+1个时钟周期下，由所述 第二计数器在D2 (n-1，x+1)的基础上对外部光子信号进行累加计数，其值为D2 (n, x+1)，由 第一计数器将计数结果Dl(n，x)存至存储器的预定地址，并从存储器的预定地址将第n-1 次计数时的第x+2个时钟周期下的计数值D1 (n-1, x+2)载入第一计数器；S04，重复步骤S03直到x = X，其中X为正整数；S05，重复步骤S02-04直到n = N，其中N为正整数；S06，停止接受外部触发信号。优选地，在接受触发电路之间，还包括由比较器根据预定阈值，进行信号识别，并 向触发电路及计数单元提供识别后的外部触发信号和外部光子信号。通过采用本发明所述的单光子计数系统，其计数单元采用乒乓操作进行单光子的 计数，死时间小、计数效率高，所述系统可以通过FPGA现场可编程门阵列实现，其硬件实现 具有更好灵活性和性能，此外，所述系统可以通过嵌入式芯片和USB总线与外部系统连接， 实现高速的数据传输，具有更好的实时性，此外，在优选的实施例中，还包括数模转换器和 比较器，为系统提供有效的外部触发信号和外部光子信号，排除干扰信号，从而有效提高了 计数的准确性。
图1示出了根据本发明的第一实施例的单光子计数系统与外部系统连接的结构 框图；图2示出了根据本发明的第一实施例的计数逻辑电路的结构框图；图3示出了根据本发明第一实施例的单光子计数系统的工作流程图；图4示出了根据本发明第一实施例的嵌入式芯片固件程序工作流程图；图5示出了根据本发明第二实施例的单光子计数系统的与外部系统连接的结构 框图；图6示出了根据本发明第三实施例的单光子计数系统的与外部系统连接的结构 框图。下面，将参照附图描述本发明的具体实施方式
，附图中相同的参考标记代表相似 的含义。
具体实施例方式第一实施例第一实施例为应用于一个通道单光子信号的激光雷达能见度仪，对激光回波进行 计数，通过计数的变化趋势来计算能见度，该仪器需要对1个通道单光子信号进行计数，计 数频率要求为10MHz，计时间隔为100ns，存储点数要求为1K，触发频率为3KHz。参考图1，图1示出了本发明第一实施例的单光子计数系统与外部系统连接的结 构框图，在本发明实施例中，单光子计数系统100通过板级总线与嵌入式系统200连接，并 通过USB与外部系统连接，本发明实施例中外部系统为计算机300，这种连接方式，其传输 速度高，提高了计数的实时性。所述单光子计数系统100主要包括计数逻辑电路，可以通过 FPGA(FieldProgrammable Gate Array，现场可编程门阵列)实现，优选地，还包括比较器120和 数模转换器(DAC) 130，所述数模转换器130接收外部信号的阈值，本实施例中外部信号包括单 光子信号和门控信号，门控信号为外部触发信号，单光子信号为所需计数的信号，并向比较器 120提供外部触发信号和外部单光子信号的阈值，所述比较器根据所述阈值，进行信号识别，超 过阈值的信号为有效信号，这样消除了噪声信号的干扰，提高了计数系统计数的准确性。下面将详细介绍计数逻辑电路各功能模块，参考图2，图2示出了由FPGA实现的 计数逻辑电路的结构框图，其包括锁存器102、触发电路104、时钟产生电路106、计数单元 108和存储器120。锁存器102，用于接收和存储参数设置，在本发明实施例中，包括阈值的参数和计 数参数设置，所述阈值参数包括外部触发信号的阈值和外部门控触发信号的阈值，所述计 数参数包括外部触发信号触发次数、计数长度、计数时钟周期等，所述外部触发信号触发次 数即为计数值的累加次数，数据经多次累加以提高信噪比。在本发明实施例中，所设置参数 通过总线传来时，通过地址译码电路114将地址译码成控制信号，通过锁存器102将数据总 线上的参数锁存。阈值参数通过数模转换器中的移位寄存器将锁存器内的阈值参数逐位移 至数模转换器。计数时钟周期设定通过数据选择器选择分频器输出时钟来实现的。累加次 数通过设定触发次数比较器输入端来实现。触发电路104，所述触发电路104允许接收来自外部触发信号，并向时钟产生电路 106传递外部触发信号，以触发计数。时钟产生电路108，响应于来自触发电路104的触发信号，产生预定时钟周期的时
钟信号。具体来说，门控信号与内部计数信号的同步的方法包括门控信号输入到触发电 路104，触发电路104在收到开始触发的命令后，将门控信号输出给时钟产生电路106。时 钟产生电路106中通过门控信号的边沿触发产生一个周期由计数时钟周期参数决定的计 数时钟，该时钟控制计数单元108对光子信号进行计数，每个时钟上升沿计数一次。计数单元108，在门控信号有效时，对每个时钟周期接收的光子信号进行乒乓计 数。在本发明实施例中，所述计数单元108包括第一计数器和第二计数器，所述第一计数器 和第二计数器根据时钟周期进行交替计数，并在下一时钟周期将计数结果存储到存储器中 用于存储该上一时钟周期的计数结果的存储器位置中，所述第一计数器和第二计数器在下 一次计数前获取存储器中相应时钟周期的计数结果，并在该计数结果的基数上进行累加计 数。所述第一和第二触发器的工作状态的交替通过T触发器来实现，所述T触发器为反转触
6发器，其输出端和反相输出端分别控制两个计数器使能端，T触发器翻转由计数时钟控制。 当其中一个计数器计数时，控制电路产生一个高电平脉冲，并通过一列延时电路，控制另一 个计数器的存取操作，可以通过地址产生电路为计数器的操作指定存取地址。此外，可选地，还包括同步电路，用于将外部光子信号与时钟产生电路的时钟同 步，通过同步电路将进入到计数单元的单光子信号与计数时钟的相位固定，避免计数器的 反转异常，从而提高计数的准确性。可选地，还包括锁相环，用于为时钟产生电路及同步电路提供基准时钟，使所有电 路同步工作。以上对计数逻辑电路的功能模块做了详细的描述，下面对整个计数系统的工作流 程进行详细描述，参考图3，图3示出了第一实施例的单光子计数系统的工作流程图。在步骤S301，计算机将设置的参数写入至计数系统，在本发明实施例中，设置的参 数包括触发次数为N、计数长度X、计数时钟周期T，其中N、X为正整数，以及外部信号阈 值，设置的参数经由总线传送，通过地址译码电路将地址译成控制信号，并通过锁存器模块 将数据总线上的参数锁存。在步骤S302，计算机发出开始计数命令，命令通过总线传至计数系统。在步骤S303，触发电路开放，允许外部触发信号进入到计数系统，通过比较器与阈 值进行比较后的触发信号进入计数系统。在步骤S304，等待触发信号到来。在步骤S305，若第n个外部触发信号到来，则进入步骤S306，没有到来，则继续等 待触发信号。在步骤S306，时钟产生电路产生一个周期为T的计数时钟。触发电路在收到开始 触发的命令后，用门控信号的边沿触发时钟产生电路开始工作，产生一个周期为T的计数 时钟。在步骤S307，在计数时钟周期信号下进行计数。具体步骤包括在第x个计数时 钟周期信号下，由第一计数器在第n-1次计数时的第x个时钟周期下的第一计数器的计数 值Dl(n-1，x)的基础上对外部光子信号进行累加计数，其值为Dl(n，x)，由第二计数器将 计数器内第n次计数时的第x-1个时钟周期下的第二计数器的计数值D2(n，x-1)写入存 储器的预定地址，并从存储器的预定地址将第n-1次计数时的第x+1个时钟周期下的计数 值D2(n-1，x+1)载入第二计数器；在第x+1个时钟周期下，由所述第二计数器在D2(n-1， x+1)的基础上对外部光子信号进行累加计数，其值为D2(n，x+1)，由第一计数器将计数结 果D1 (n, x)存至存储器的预定地址，并从存储器的预定地址将第n-1次计数时的第x+2个 时钟周期下的计数值D1 (n-1, x+2)载入第一计数器；此步骤采用两个计数器进行乒乓操作的计数方法，以减少死时间，提高计数效率。在步骤S308，重复步骤S07，直到x = X，计数到X次则，停止计数。在步骤S309,重复步骤S306-S308直到n = N。在步骤S310，计算机读取数据。上述计数方法，在每个外部触发信号下的计数是在上一个触发信号下的计数结果 的基础上进行的，即为累加值，在完成N次累加后，把采集完成的标志位置高，等待计算机 查询并发出读取命令。本发明实施例通过嵌入式芯片实现USB高速总线数据传输，固件程序的工作流程如图4所示，具体如下命令发送到输入缓冲区后，对命令进行解析，如果是 读取命令，从计数系统读取数据并存入输出缓冲区，等待上位机取走数据。如果是写入命 令，就从输入缓冲区中取出数据，通过总线写入到计数系统中。在本发明第一实施例中，FPGA选用EP1C12Q240C8，最高工作频率275MHz，提供 234Kb RAM, 10260个逻辑单元，以及2个PLL和173个可用I/O。嵌入式芯片选用CY7C68013， 支持USB2.0高速传输协议，集成增强型8051内核以及可编程的外围接口。数模转换器选 用LTC1454，双12Bits串行输入，输出范围为0到2. 5V。比较器选用ADCMP600，传输延迟时 间为3. 5ns，上升下降时间为2. 2ns。第二实施例第二实施例为应用于两个通道单光子信号的大气环境监测激光雷达，激光雷达通 过差分吸收方法测量大气中的污染气体和气溶胶。该激光雷达要求对2个通道进行单光子 计数，计数频率要求为20MHz，计时间隔为100nS/200nS可调，存储点数要求为4K，触发频率 为 5kHz。参考图5，图5示出了本发明第二实施例的单光子计数系统与外部系统连接的结 构框图，同第一实施例一样，第二实施例的单光子计数系统100通过板级总线与嵌入式系 统200连接，并通过USB与外部系统连接。第二实施例计数逻辑电路的各功能模块可以由 FPGA实现，具有与第一实施例相同的功能模块，只是其包括两套计数单元，以实现对两个单 光子信号的计数，其计数方法、工作流程、芯片选型及功能模块都与第一实施例相同，在此 不再赘述。第三实施例第三实施例为应用于十六个通道单光子信号的多普勒测风激光雷达，该激光雷达 通过多普勒效应测量大气中的风速和风场。具体方式如下激光回波信号通过Fizeau干 涉仪产生条纹图像，风速发生变化时，多普勒效应将导致条纹图像发生平移，根据该平移 可以反演出风速。激光雷达系统中，通过16个光电倍增管组成的阵列对条纹图像进行记 录，所以该激光雷达要求对16个通道进行单光子计数，计数频率要求为50MHz，计时间隔为 100ns/500ns/1000ns可调，存储点数要求为1K，触发频率为5kHz。参考图6，图6示出了本发明第三实施例的单光子计数系统与外部系统连接的结 构框图，同第一实施例一样，第三实施例的单光子计数系统100通过板级总线与嵌入式系 统200连接，并通过USB与外部系统连接。第三实施例计数逻辑电路的各功能模块可以由FPGA实现，具有与第一实施例相 同的功能模块，只是其包括十六套计数单元，以实现对十六个单光子信号的计数，其计数方 法、工作流程及功能模块都与第一实施例相同，在此不再赘述。本实施例中，FPGA选用EP3C55Q484C7，最高工作频率437. 5MHz，提供2340Kb RAM, 55856个逻辑单元，以及4个PLL和377个可用I/O。其它芯片选型与第一实施例相同。以上对不同实施例的单光子计数系统及其工作流程、计数方法进行了详细的描 述，本发明所述的单光子计数系统，其计数单元采用乒乓操作进行单光子的计数，死时间 小、计数效率高，所述系统可以通过FPGA现场可编程门阵列实现，其硬件实现具有更好灵 活性和性能，此外，所述系统可以通过嵌入式芯片和USB总线与外部系统连接，实现高速的 数据传输，具有更好的实时性，此外，在优选的实施例中，还包括数模转换器和比较器，为系
8统提供有效的外部触发信号和外部光子信号，有效提高了计数的准确性。
权利要求
一种单光子计数系统，包括锁存器，用于接收和存储参数设置；触发电路，用于触发N次计数操作，所述触发电路允许接收来自外部的触发信号，并向时钟产生电路传递外部触发信号，以触发计数；时钟产生电路，响应于来自触发电路的触发信号，产生预定时钟周期的时钟信号；计数单元，在第n次触发信号有效时，对每个时钟周期接收的光子信号进行乒乓计数，直到经过X个时钟周期，其中0≤n≤N；存储器，用于存储计数单元在所述X个时钟周期中的计数结果，作为第n+1次触发信号有效时，相应时钟周期的乒乓计数的基础，其中所述N、X为正整数。
2.根据权利要求1所述的系统，其中所述计数单元包括第一计数器和第二计数器，所 述第一计数器和第二计数器根据时钟周期进行交替计数，并在下一时钟周期将计数结果存 储到存储器中用于存储该上一时钟周期的计数结果的存储器位置中。
3.根据权利要求1所述的系统，所述第一计数器和第二计数器在下一次计数前获取存 储器中相应时钟周期的计数结果，并在该计数结果的基数上进行累加计数。
4.根据权利要求1所述的系统，其中所述计数单元还包括地址产生电路，为计数器的 操作指定存取地址。
5.根据权利要求1所述的系统，其中所述计数单元还包括反转触发器，由计数时钟信 号控制，实现计数器的乒乓操作。
6.根据权利要求1所述的系统，还包括同步电路，用于将外部光子信号与时钟产生电 路的时钟同步。
7.根据权利要去1所述的系统，还包括锁相环，用于为时钟产生电路及同步电路提供 基准时钟。
8.根据权利要求1所述的系统，还包括数模转换器和比较器，所述数模转换器用于向 比较器提供外部触发信号和外部光子信号的阈值，所述比较器根据所述阈值，进行信号识 别，并向触发电路及计数单元提供识别后的外部触发信号和外部光子信号。
9.根据权利要求1至7中任一项所述的系统，由FPGA现场可编程门阵列实现。
10.根据权利要求1至8中任一项所述的系统，所述系统通过嵌入式芯片和USB总线与 外部系统连接。
11.根据权利要求1-8项中任一项所述的系统，其中所述计数单元包括与外部光子信 号的数量相对应的多套计数单元。
12.—种单光子计数方法，单光子计数系统包括第一计数器和第二计数器，所述方法包括S01,由触发电路接收第n次外部触发信号，以触发计数，其中0 < n < N ；S02，时钟产生电路根据所述触发信号产生具有周期T的时钟信号；S03，在第x个计数时钟周期信号下，由第一计数器在第n-1次计数时的第x个时钟周 期下的第一计数器的计数值Dl(n-1，x)的基础上对外部光子信号进行累加计数，其值为 D1 (n, x)，由第二计数器将计数器内第n次计数时的第x-1个时钟周期下的第二计数器的 计数值D2(n，x-1)写入存储器的预定地址，并从存储器的预定地址将第n-1次计数时的第 x+1个时钟周期下的计数值D2(n-l，x+l)载入第二计数器；在第x+1个时钟周期下，由所述第二计数器在D2 (n-1，x+1)的基础上对外部光子信号进行累加计数，其值为D2 (n, x+1)，由 第一计数器将计数结果Dl(n，x)存至存储器的预定地址，并从存储器的预定地址将第n-1 次计数时的第x+2个时钟周期下的计数值D1 (n-1, x+2)载入第一计数器； S04，设置x = x+2，重复步骤S03直到x = X，其中X为正整数； S05，设置n = n+1，重复步骤S02-04直到n = N，其中N为正整数； S06，停止接受外部触发信号。
13.根据权利要求12所述的方法，在步骤S01之前，还包括由比较器根据预定阈值， 进行信号识别，并向触发电路及计数单元提供识别后的外部触发信号和外部光子信号。
14.根据权利要求12所述的方法，在步骤S06之后，还包括从预定地址读取第N次计数 中第一至第X个计数时钟信号下的计数结果。
全文摘要
本发明公开了一种单光子计数系统及方法，所述系统包括锁存器、触发电路、时钟产生电路、计数单元和存储器，所述计数单元包括两个计数器，采用乒乓操作进行单光子计数，死时间小、计数效率高，所述系统可以通过FPGA现场可编程门阵列实现，其硬件实现具有更好灵活性和性能，此外，所述系统可以通过嵌入式芯片和USB总线与外部系统连接，实现高速的数据传输，具有更好的实时性。
文档编号H03K23/40GK101860358SQ20101020352
公开日2010年10月13日 申请日期2010年6月12日 优先权日2010年6月12日
发明者文斐, 李锋, 金革, 高昕 申请人:中国科学技术大学